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RSS订阅原创 北邮数电实验seg7
module seg7(A,Y); input[3:0] A;//input 4 output[6:0] Y; // output 7 reg [6:0] Y;//register always @(A) begin case (A) 4'b0000 : Y<=7'b1111110; //0 4'b0001 : Y<=7'b0110000; //1 4'
2023-11-16 16:19:06
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空空如也
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