《计算机系统结构》应用大题真题(中断程序运行示意图、中断屏蔽位、虚拟页式存储、哈夫曼编码、互联网络、霍纳法则、状态转移图、页面置换算法、时空图、并行FORK-JOIN、通道流量设计)

中断程序运行示意图

1、【简单应用题】(总分10分)某机器共有5级中断,其中断响应次序为1→2→3→4→5,现要求其实际的处理中断次序为4→5→3→1→2,若在运行用户程序时,同时出现1、5级中新请求,而当第5级中断未处理完时,又同时出现2、3、4级中断请求,请画出机器运行程序的全过程示意图。
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中断屏蔽位

1、某机器共有5级中断,其中断响应次序为1→2→3→4→5,现要求其实际的处理中断次序为3→5→2→4→1。
(1)设计各级中断处理程序的中断级屏蔽位,填入题28表中(令“1"对应屏蔽,“0"对应开放,并将题28表画在答题卡上作答)。
(2)若在运行用户程序时,同时出现4、5级中断请求,而当第5级中断未处理完时,又同时出现1、2、3级中断请求,请画出机器运行程序的全过程示意图。

解:
(1)中断级屏蔽位设置如答28表所示。(5分,错- -处扣1分,扣满为止)
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(2)机器运行程序的全过程如答28图所示。(5 分,错- -处扣1分,扣满为止)
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2、若计算机共有5级中断,中断响应优先次序为1→2→3→4→5,现要求实际的中断处理次序为3→1→2→4→5。设计各级中断处理程序的中断级屏蔽位(令"1”对应屏,“0”对应于开放)。
解:
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3、若计算机有4级中断,中断响应的优先次序为1→2→3→4设中断级屏蔽位“1”对应于开放,“0”对应于屏蔽,各级中断处理程序的中断级屏蔽位设置如题28表所示。
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(1)求中断处理次序。
(2)如果所有的中断处理各需3个单位时间,中断响应和中断返回时间相对于中断处理时间少得多。当计算机正在运行用户程序时,同时发生第3、4级中断请求,过两个单位时间后,又发生第2级中断请求再过两个单位时间后,发生第1级中断请求。画出程序运行过程示意图。

解:
(1)中断处理次序为1→2→4→3。(2分)
(2)程序运行过程示意图如答28图所示。在该图中,粗短线表示交换程序状态字的时间。(8分,每错一处扣1分,扣满8分为止)
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并行存储器的无冲突访问

1、
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2、


虚拟页式存储

1、某虚拟存储器共8个页面,每页为512个字,实际主存为2048个字,采用页表法进行地址映像。映 像 表的内容如题28表所示。
(1)列出会发生页面失效的全部虚页号。
(2)计算虚地址和实地址中对应页号所需的位数。
(3)按以下虚地址计算主存实地址:0,600,1024,2000,3500,4000。

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解:(1)发 生页面失效的全部虚页号就是页映像表中所有装入位 的“0”的行所对应的虚页号的集合,即为0,4,5,6。(2分)
(2)虚拟存储器共8个页国,其页号所需的位数为3;(1分)实地址共4(2048/512)个页固,其页号所需的位数为2。(1分)
(3)由虚地址计算主存实地址的情况如答28表所示。按以下虚地址计算主存实地址:0,600,1024,2000,3500,4000。(6分,错1个地址扣1分,扣满为止)
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流水线-向量点积

1、向量A和B长度为8,进 行 点 积 运算A·B,计算(1)、(2)两种结构处理完成全部结果的最少时钟拍数。设处理机中每个部件输出的结果均可直接送到任何部件的输入端或存人缓冲器中,其间的传输延时不计,指令和令源操作数均能连续提供。
(1)处理机有一个乘—加双功能静态流水线,乘、加均由5个流水段构成,各段经过的时间为1拍(要求面出时空图)。
(2)处理机有乘、加两条流水线,可同时工作,各由5个流水段构成,各段经过的时间为1拍(不需要画出时空图)。

解:
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2、在这里插入图片描述
解:
(1)解题算法为(a1×b1+a2×b2)+(a3×b3+a4×b4)(2分)
(2)完成该运算的时空图如答27图所示。(7分,每错一处扣1分,扣满7分为止)
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计算时间为14Δt。(1分)


哈夫曼编码

1、经统计,某计算机的9条指令的使用频度分别为:0.01、0.06、0.24、0.03、0. 02 0.07、0.25、0.28、0.04。分别求出用等长码、哈夫曼码、只有两种码长的扩展操作码3种编码方式的操作码平均码长。
解:
9条指令的等长操作码的平均码长是[log29]=4位(2分)
哈夫曼编码可先用根据哈夫曼算法构造哈夫曼树如答26图所示,(4分,错1处扣1分,扣满为止)图中矩形下方的数字表示该频度指令所用的二进制位编码的码位数,所以哈夫曼编码操作码的平均码长为:
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采用只有2-5两种码长的扩展操作码,可根据9条指令所给出的使用频率值分成两种。让使用频度较高的3条指令用2位操作码编码表示,留下一个编码作为长码的扩展标志,扩展出3位,共有6条使用低频的指令的操作码,这样,操作码的平均码长为:
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2、某模型机9条指令使用频度如题28表所示。要求有两种指令码长,都按双操作数指令格式,采用扩"展操作码,并限制只能有两种操作码码长。
题28表

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解:
(1)Huffman树的形式如答28图所示。(4分,错一处扣1分,扣满为止。)
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(1)Huffman树的形式如答28图所示。(4分,错一处扣1分,扣满为止。)

(2)采用2-5 扩展的操作码编码为(2分,错一处扣1分,扣满为止。)
ADD(加) :00
SUB(减) :01
CLA(清加):10
STD(存):11000
JMP(转移):11001
JOM(按负转移):11010
CLI(循环左移):11011
SHR(右移):11100
STP(停机):11101
因此,操作码的平均码长为:(1分)
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互联网络-多级立方网络

1、画出8个处理单元的间接二进制n方体网络(属于多级立方体网络) ,现要求1→6,3→1,4→7,5→2,7→4同时进行传送,请用虚线标出各开关的控制状态。如果是STARAN网络,上述的5对单元是否可以同时进行传送?为什么?
解:
8个处理单元的间接二进制n方体网络(4分错1处扣1分,扣满为止)和各开关的控制状态,(4分,错1处扣1分,扣满为止)如答27图所示:
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如果是STARAN网络,无法实现上述的5对同时进行传送,(1分)因为STARAN网络采用的是级控制,同一级只能是一种开关状态。 (1 分)
2、阵列处理机有0~7共8个处理单元互连要求按照(0,3)、(1,2)、(4,7)、(5,6)配对通信。
(1)写出实现此功能的互连函数的一般式。
(2)画出用三级立方体网络实现该互连函数的拓扑结构图,并标出各级控制开关的状态。

解:
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霍纳法则

1、有表达式Z=A (B+C (D+EF))+G H * D在多处理机上,要求利用减少树高的方法加速运算。
(1)画出并行算法的树形流程图,并确定处理机数P和树高TP。
(2)用FORK、JOIN、COTO语句写出运算表达式的多处理机并行程序段。**
(1)算法按Z=A B+GHD+A C(D+E F)安排,其并行算法的树形流程如答29图所示。(4 分,错1处扣1分,扣满为止)从图可得处理机数P=3,(1分)树高TP=4(1分)
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2、由霍纳法则给定的表达式如下:E =a(bc +d(ef +g(h+ij))) 利用减少树高的办法来加速运算,要求:
(1)画出树形流程图;
(2)确定T p、P、S p、E p的值。

解:
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3、表达式E=a+bc+c(d+eg+fg),利用减少树的高度的方法来给运算加速,求
(1)画出树行流程图。
(2)确定可并行处理的处理机机数P,多处理机运算的级数Tp,多处理机的加速比Sp,多处理机的设备利用率Ep。

解:
(1)利用霍纳法可得到
E=a+c((b+d)+g(e+f))
若使用单处理机,P=1,T1=6
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(2)P=2
Tp=5
Sp=T1/Tp=6/5
Ep=Sp/P=6/10
4、由霍纳法则给定表达式E=(a+b+g)+c(d+ef),根据多处理机并行算法给运算加速,通过树形方法计算并行处理的处理机机数P,级数Tp、加速比Sp和设备利用率Ep。
解:
若使用单处理机,P=1,T 1=6
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P=2
Tp=4
Sp=T1/Tp=6/4=3/2
Ep=Sp/P=3/4


时空图-吞吐率-效率

1、有一条4段(S1~S4)组成的数据处理流水线如题6图所示。其中,S1与S4的执行时间均为Δt,S2与S3的执行时间均为2Δt。该流水线连续处理5个数据,要求:
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(1)画出处理过程的时空图。
(2)求出该流水线的实际吞吐率和效率。

解:
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(2)流水线段数m=4,任务数n=5
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禁止表-冲突向量-转态转移图

1、某4段的流水处理机需要7拍才能完成一个任务,其预约表如下所示。
(1)写出延迟禁止表、冲突向量。
(2)画出流水线状态转移图。
(3)求出最小平均延迟和最大吞吐率及调度方案。

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解:
(1)禁止向量:(2,4,6),初始冲突向量:(101010)
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(3)简单循环  平均延迟
(1,7)   4
(3,5)  4
(3,7)  5
(3,5.7)   5
(5,7)   6
(5,3)   4
(5,3.7)   5
(5)   5
(7)   7
最小平均延迟4拍
最大吞吐率1/4
最佳调度方案(1,7)、(3,5)、(5,3)
2、在一个4段的流水线处理机上需经过6拍才能完成一个 任务,其预约表如题29表所示。
(1)写出延迟禁止表,冲突向量。
(2)画出流水线状态转移图。
(3 )求出最小平均间隔拍数及其最佳调度方案。

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解:
(1)延迟禁止表F={1,5},(1分)冲突向量C=(10001);(1分)
(2)流水线状态转移图如答29图;(3分,错1处扣1分,扣满为止)
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2、现设流水线由5段组成,段号k分别为1~5,任务经过流水线总共需要9拍,其预约表如题28表所示。
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(1)写出延迟禁止表F、冲突向量C;
(2)画出流水线状态转移图;
(3)求出最佳调度方案、最小平均延迟及流水线的最大吞吐率。

解:
(1)延迟禁止表F={1,3,4,8}(1分)
冲突向量C=(10001101)(1分)
(2)流水线状态转移如答28图所示。(5分,错1处扣1分,扣满为止)
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(3)从状态转移图可看出,最佳调度方案为(2,5)(1分)
则,最小平均延迟为3.5拍(1分)
最大吞吐率为:Tpmax=1/3.5(任务/拍)(1分)


页面置换算法

1、采用LRU替换算法,为A道程序分配4页空间画出用堆栈对A道程序页地址流模拟处理过程图,地址流为:1、2、3、1、4、5、2、1、3、5,并统计命中率H。
解:
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经统计得知,命中率H=3/10
2、设某虚拟存储器上运行的程序含5个虚页,其页地址流依次为4,5,3,2,5,1,3,2,5,1,3。
用LRU替换。
(1)用堆栈对该页地址流模拟- -次,画出此模拟过程,并标出实页数为3 ,4 ,5时的命中情况。
(2)为获得最高的命中率,至少应分配给该程序几个实页?其可能的最高命中率是多少?

解:
(1)模拟过程及命中情况如答26表所示。(7分,错一列扣1分,扣满为止。)
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(2)为获得最高的命中率,至少应分配给该程序4个实页。(1 分)
最高命中率为H=6/11=54. 55%(2分)

3、某 Cache主存存储层次,主存有8块(0~7, Cache有4块(0~3),采用组相联映像,组内块数是2块,使用LRU替换算法。
(1)画出主存、 Cache块的影响对应关系示意图。
(2)对于如下主存块地址流:0、1、3、2、7、3、5、7、4、6,画出 Cache内各块的实际替换过程图,并计算此期间 Cache的命中率H。

解:
1、在这里插入图片描述
主存的第0、1、4、5块只能映像装入或替换Cache块中的0、1块的内容,主存的第2、3、6、7块只能映像 Cache装入或替换块中的2、3块的内容。
2、在这里插入图片描述


CRAY-1向量流水处理机

1、在CRAY-1向量流水处理机中,如果向量长度为64 ,各功能部件执行时间分别为:浮加为6拍,浮乘为7拍,存储器读数为6拍,送人寄存器及启动功能部件各1拍。
(1)如题27图向量指令之间哪些可以并行?哪些可以链接执行?
(2)计算向量指令执行完所需最少拍数。
①V0←存储器
②V2←V0XV1
③V3←V0+V2
④V4←V5XV6
题27图

解:
(1)指令①②之间只存在先写后读的V0。冲突,可以链接执行;(1分)指令③和指令②存在V2和V0。冲突无法链接和并行;(1分)指令③④不存在Vi,冲突和功能部件冲突可以并行执行。(1分)所以这四条指令①②链接执行结束后,再进行③④并行执行。(2分)
(2)按照上面的分析执行完这四条指令最少拍数为:
指令①②链接执行所需时间
I启动访存+6访存+1存V0+1送乘法部件+7浮乘+1存V2+64-1 =80(拍)(2分)
指令③④并行执行所需时间
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2、求向量D=A×(B+C),各向量元素数为N,照CRAY-1方式分解为3条向量指令:
①v3←一存储器;访存取A送入V3寄存器
②v2←v0+v1;B+C→K
③v4←v2×v3; K×A→d
当采用下列3种工作方式时,各需多少拍才能得到全部结果?
(1)①、②和③串行执行
(2)①和②并行执行后,再执行③;
(3)采用链接技术。

解:
CARY-1为向量运算提供了6个流水线单功能部件,浮点加的流水时间为6拍,(1分)浮点乘流水时间为7拍,(1分)存取数据用时为1拍。(2分)
(1)①、②、③串行执行的时间为 7+N+7+N+8+N=22+3N(拍)(2分)
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并行FORK-JOIN

1、求A1,A2,…, A8的累加和,有如下程序;
S1  A1=A1+A2
S2  A3=A3+A4
S3  A5=A5+A6
S4  A7=A7+A8
S5  A1=A1+A3
S6  A5=A5+A7
S7  A1=A1+A5
写出用 FORK,JOIN语句表示其并行任务的派生和汇合关系的程序,以假想使此程序能在多处理机上运行。

解:
在这里插入图片描述
2、若有下述程序:
C=AB
D=A+B
G=E
C
H=F+D
I=G+H
(1)利用FORK、JOIN语句将其改写成可在多处理机上并行执行的程序。
(2)假设乘法运算时间比加法运算时间长画出该程序在有两台处理机的系统上运行的时间关系图。

解:
(1)改写后的程序为:(5分,每错一处扣1分,扣满5分为止)
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(2)在两台处理机的系统上运行的时间关系图如答29图所示。(5分,每错一处扣1分,扣满5分为止)
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通道流量设计

1、通道型I/O系统由一个字节多路通道A(其中包括两个子通道A1和A2)、两个数组多路通道B1和B2及一个选择通通C构成,各通通所接设备和设备的数据传送速率如题27表所示。
在这里插入图片描述
(1)分别求出各通道应具有多大设计流量,才不丢失信息。
(2)设I/O系统流量占主存流量的1/3时才算流量平衡,则主存流量应达到多少?

解:
(1)为了使设备信息不会丢失,各通道设计的极限流量至少应分别是:
字节多路子通道A1:
在这里插入图片描述


浮点尾数表示

1、设某计算机阶值4位、尾数15位,阶符和数符不在其内,当尾数以8为基时,在非负阶、正尾数、规格化情况下,试计算:
(1)最小阶值;
(2)最大阶值;
(3)阶的个数;
(4)最小尾数值;
(5)最大尾数值;
(6)可表示的最小值;
(7)可表示的最大值;
(8)可表示数的个数。

解:
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1、我们称由( )实现的机器为虚拟机器。 A、硬件 B、软件 C、微程序 D、固件 2、计算机系统结构设计者所关心的是( )所看到的的计算机结构。 硬件设计人员 B、逻辑设计人员 C、机器语言或汇编语言程序员 D、高级语言程序员 3、计算机组成是计算机系统结构的( )。 A、硬件实现 B、逻辑实现 C、软件实现 D、以上三种 4、在计算机系统设计时,为了提高系统性能,应当注意( )。 A、加快经常性使用指令的执行速度 B、要特别精心设计少量功能强大的指令 要减少在数量上占很小比例的指令的条数 D、要加快少量指令的速度 5、SIMD计算机可以处理( )。 A、多指令流、单数据流 B、单指令流单数据流 C、多指令流多数据流 D、单指令流多数据流 6、在提高CPU性能的问上,从系统结构角度,可以( )。 A、提高时钟频率 B、减少程序指令条数 C、减少每条指令的时钟周期数 D、减少程序指令条数和减少每条指令的时钟周期数 7、冯.诺依计算机是( )。 A、以存储器为中心 B、以运算器为中心 C、以处理输入/输出危重点 D、以存储器与计算器为中心 8、解决软件移植最好的办法就是( )。 A、采用模拟方法 B、采用仿的方法 C、采用统一高级语言 D、采用统一标准设计计算机结构 9、对计算机系统结构,下列透明的是( )。 A、数据总线宽度 B、浮点数表示 C、CPU寄存器个数 D、存储器的编址方法 10、以下对系统程序员不透明的是( )。 A、系列机各档不同的数据通路宽度 B、虚拟存储器 C、指令缓冲寄存器 D、存储器读写缓冲寄存器 15、自定义带标志符的数据表示的机器中,使数据带有标志符与人们的使用习惯更接近了,缩小了人与机器之间的语义差距,这使得( )。 A、程序设计得以简化 B、使指令系统得到了精简 C、使计算更快 D、使程序有更好的移植性 16、在两个零地址空间情况下,编址方是( )。 通用寄存器独立编址,输入输出与存储器统一编址 通用寄存器与存储器统一编址,输入输出单独编址。 只考虑存储器和输入输出的编址。 输入输出与寄存器统一编址,存储器单独编址。 17、下列不属于寄存器寻址方优点的是( )。 A、指令字长短 B、指令执行速度快 C、指令方便优化编译 D、支持向量运算 18、在CISC处理机中,主要的特点是( )。 A、简化了指令功能 B、改善了指令执行速度 C、减少了寻址方 D、强化指令功能,支持高级语言和编译程序,缩小高级语言与机器指令之间的差别。 19、重叠寄存器技术主要用于解决在RISC系统中因( )而导致的问。 A、JMP指令影响流水线 B、CALL指令的现场保护 C、只有LOAD和STORE指令带来的访问存储器不便 D、存储器访问速度 20、在RISC体系结构中,规定运算型指令( )。 A、在寄存器和存储器之间进行操作 B、都在通用寄存器内进行操作 C、在存储器中进行操作 D、在运算器内进行操作 21、下列属于RISC的特点有( )。 A、大多数指令在单周期内完成 B、采用LOAD/STORE指令访问存储器 C、大多采用硬布线控制逻辑 D、指令数目多,指令功能强大 E、具有固定的指令格 22、下列关于存储系统的观点正确的有:( )。 两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件、或软件与硬件相结合的方法连接起来成为一个存储系统存储系统应用程序员透明,并且从应用程序员看来,它是一个存储器,这个存储器的速度接近速度最快的那个存储器,存储容量与容量最大的那个存储器相等,单位容量的价格接近最便宜的那个存储器。 Cache存储系统的实现需要操作系统的管理。 虚拟存储系统对于系统程序员来说是透明的。 23、某CACHE存储系统,T2=5T1,在命中率H为0.95的情况下,该存储系统的加速比是( )。 A.5 B. 0.95 C.0.05 D.4.17 24、设计指令系统在功能方面的基本要求:( )。 A.完整性,是指应该具备的基本指令种类,通用计算机必须有5类基本指令 B.规整性,包括对称性和均匀性C.高效率,指令的执行速度要快;指令的使用频度要高;各类指令之间要有一定的比例 D 兼容性 E.可靠性 25、下列关于存储系统替换算法的说法正确的有: A. FIFO反映了历史性,没有反映程序访问的局部性。 B.随机算法实现简单,但既没有反映历史性,没有反映程序访问的局部性。 C.LRU既反映了历史性,又反映了程序访问的局部性,命中率较接近OPT,是实际应用最广泛的一种替换算法。 D.OPT是最优替换算法,是实际应用最广泛的一种替换算法。 26、在页面替换中,如果选择近期最少访问的页面作为被替换的页面,这种替换算法叫座( )。 A、FIFO算法 B、LFU算法 C、LRU算法 D、OPT算法 27、在下述各中选择所有正确答案编号填入括号中: (1)下列关于存储系统的观点正确的有: 两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件、或软件与硬件相结合的方法连接起来成为一个存储系统存储系统应用程序员透明,并且从应用程序员看来,它是一个存储器,这个存储器的速度接近速度最快的那个存储器,存储容量与容量最大的那个存储器相等,单位容量的价格接近最便宜的那个存储器。 Cache存储系统的实现需要操作系统的管理。 虚拟存储系统对于系统程序员来说是透明的。 27、下列属于RISC的特点有 。 A、大多数指令在单周期内完成 B、采用LOAD/STORE指令访问存储器 C、大多采用硬布线控制逻辑 D、指令数目多,指令功能强大 E、具有固定的指令格 28、流水线的主要特点有: A. 应取最快的流水线功能段的时间间隔作为整个流水线的流水周期。 B.连续提供同类任务才能充分发挥流水线的效率 C.在流水线的每一个流水线段中都要设置一个流水锁存器 D.各流水段的时间应尽量相等, 流水线需要有“装入时间”和“排空时间” 29、并行处理机和多处理机系统的主要区别有: A.并行处理机的并行性存在于指令外部,多处理机的并行性存在于指令内部。 B.并行处理机把同种操作集中在一起,由指令直接启动各PE同时工作。多处理机用专门的指令来表示并发关系,一个任务开始执行时能够派生出与它并行执行的另一些任务,如果任务数多于处理机数,多余的任务进入排队器等待。 C.并行处理机仅一个CU,自然是同步的。 D.多处理机系统的PE是固定的,采用屏蔽手段改变实际参加操作的PE数目。 30、关于四种消息寻径方观点正确的有: A.虫蚀寻径:每个结点的缓冲区较小,易于VLSI实现;较低的网络传输时延;通道共享性好,利用率高;易于实现选播和广播通信方。 B. 线路交换占用物理通路的时间比较短。 C.虚拟直通的主要优点:通信延迟与结点数无关。主要缺点:每个结点需要有足够大的缓冲区来存储最大信息包。在最坏的情况下与存储转发方的 通信时延是一样的,经过的每个结点都发生阻塞,都需缓冲。 D.存储转发建立源结点到目的结点的物理通路开销很大,占用物理通路的时间长 31、输入输出系统的特点是: 。 A.异步性 B.实时性 C.即插即用 D.设备无关性 32、下列关于存储系统替换算法的说法正确的有: A. FIFO反映了历史性,没有反映程序访问的局部性。 B.随机算法实现简单,但既没有反映历史性,没有反映程序访问的局部性。 C.LRU既反映了历史性,又反映了程序访问的局部性,命中率较接近OPT,是实际应用最广泛的一种替换算法。 D.OPT是最优替换算法,是实际应用最广泛的一种替换算法。 33、关于超标量处理机和超流水线处理机说法正确的有:A. 超标量处理机是通过增加硬件资源为代价来换取处理机性能的。 B. 超流水线处理机则通过各硬件部件充分重叠工作来提高处理机性能。 超标量处理机采用的是空间并行性,超流水线处理机采用的是时间并行性 超标量处理机在每个时钟周期的一开始就同时发射多条指令,而超流水线处理机则要把一个时钟周期平均分成多个流水线周期,每个流水线周期发射一条指令; 34、设计指令系统在功能方面的基本要求: A.完整性,是指应该具备的基本指令种类,通用计算机必须有5类基本指令 B.规整性,包括对称性和均匀性C.高效率,指令的执行速度要快;指令的使用频度要高;各类指令之间要有一定的比例 D 兼容性 E.可靠性 35、多处理机系统的特点有: A.结构灵活 B.多处理机的并行性存在于指令外部. C.多处理机仅一个CU,自然是同步的。 D.多处理机用专门的指令来表示并发关系,一个任务开始执行时能够派生出与它并行执行的另一些任务,如果任务数多于处理机数,多余的任务进入排队器等待。 E. 多处理机的PE是固定的,采用屏蔽手段改变实际参加操作的PE数目
第一章 计算机体系结构的基本概念 1.1 引论 1.2 计算机体系结构的概念 1.2.1 计算机系统中的层次概念 1.2.2 计算机体系结构 1.2.3 计算机组成和计算机实现技术 1.3 计算机体系结构的发展 1.3.1 存储程序计算机体系结构及其发展 1.3.2 计算机的分代和分型 1.3.3 应用需求的发展 1.3.4 计算机实现技术的发展 1.3. 5 体系结构的生命周期 1.4 计算机体系结构并行性的发展 1.4.1并行性概念 1.4.2 提高并行性的技术途径 1.5 定量分析技术基础 1.5.1 计算机性能的评测 1.5.2 测试程序 1.5.3 性能设计和评测的基本原则 1.5.4 CPU的性能 1.6 影响计算机体系结构的成本和价格因素 1.6.1 集成电路的成本 1.6.2 计算机系统的成本和价格 1.7 小结习一第二章 计算机指令集结构设计 2.1 指令集结构的分类 2.1.1 指令集结构的分类 2.1.2 通用寄存器型指令集结构分类 2.2 寻址技术 2.3 指令集结构的功能设计 2.3.1 CISC计算机指令集结构的功能设计 2.3.2 RISC计算机指令集结构的功能设计 2.3.3 控制指令 2.4 操作数的类型、表示和大小 2.5 指令集格设计 2.5.1 寻址方的表示方法 2.5.2 指令集格的选择 2.6 编译技术与计算机体系结构设计 2.6.1 现代编译器的结构和相关技术 2.6.2 现代编译技术对计算机体系结构设计的影响 2.6.3 计算机体系结构对当前编译技术的影响 2.7 DLX指令集结构 2.7.1 DLX指令集结构 2.7.2 DLX指令集结构效能分析 2.8 小结习二第三章 流水线技术 3.1 流水线的基本概念 3.1.1 流水线的基本概念 3.1.2 流水线的分类 3.2 DLX的基本流水线 3.2.1 DLX的一种简单实现 3.2.2 基本的DLX流水线 3.2.3 流水线性能分析 3. 3 流水线中的相关 3.3.1 流水线的结构相关 3.3.2 流水线的数据相关 3.3.3 流水线的控制相关 3.4 流水线计算机实例分析(MIPS R4000) 3.4.1 MIPS R4000整型流水线 3.4.2 MIPS R4000浮点流水线 3.4.3 MIPS R4000流水线的性能分析 3.5 向量处理机 3.5.1 向量处理方和向量处理机 3.5.2 向量处理机实例分析 3.6 小结习三第四章 指令级并行 4.1 指令级并行的概念 4.1.1 循环展开调度的基本方法 4.1.2 相关性 4.2 指令的动态调度 4.2.1 动态调度的原理 4.2.2 动态调度算法之一:记分牌 4.2.3 动态调度算法之二:Tomasulo算法 4.3 控制相关的动态解决技术 4.3.1 减少分支延迟:分支预测缓冲技术 4.3.2 进一步减少分支延迟:分支目标缓冲 4.3.3 基于硬件的推断执行 4.4 多指令流出技术 4.4.1 超标量技术 4.4.2 多指令流出的动态调度 4.4.3 超长指令字技术 4.4.4 多流出处理器受到的限制 4.5 小结习四第五章 存储层次 5.1 存储器的层次结构 5.1.1 从单级存储器到多级存储器 5.1.2 存储层次的性能参数 5.1.3 “Cache—主存”和“主存—辅存”层次 5.1.4 存储层次的四个问 5.2 Cache基本知识 5.2.1 映象规则 5.2.2 查找方法 5.2.3 替换算法 5.2.4 写策略 5.2.5 Cache的结构 5.2.6 Cache性能分析 5.2.7 改进Cache性能 5.3 降低Cache失效率的方法 5.3.1 增加Cache块大小 5.3.2 提高相联度 5.3.3 Victim Cache 5.3.4 伪相联Cache 5.3.5 硬件预取技术 5.3.6 由编译器控制的预取 5.3.7 编译器优化 5.4 减少Cache失效开销 5.4.1 让读失效优先于写 5.4.2 子块放置技术 5.4.3 请求字处理技术 5.4.4 非阻塞Cache技术 5.4.5 采用两级Cache 5.5 减少命中时间 5.5.1 容量小,结构简单的Cache 5.5.2 虚拟Cache 5.5.3 写操作流水化 5.5.4 Cache优化技术小结 5.6 主存 5.6.1 存储器技术 5.6.2 提高主存性能的存储器组织结构 5.7 虚拟存储器 5.7.1 虚拟存储器基本原理 5.7.2 快表(TLB) 5.7.3 页面大小的选择 5.8 进程保护和虚存实例 5.8.1 进程保护 5.8.2 页虚存举例:Alpha AXP的存储管理和21064的TLB 5.9 Alpha AXP 21064存储层次 5.10 小结习五第六章 输入输出系统 6.1 概述 6.2 存储设备 6.2.1 磁盘设备 6.2.2 磁带设备 6.2.3 光盘设备 6.3 总线 6.3.1 总线分类 6.3.2 总线基本工作原理 6.3.3 总线使用 6.3.4 总线标准和实例 6.3.5 设备的连接 6.3.6 CPU与I/O处理的匹配 6.4 通道处理机 6.4.1 通道的作用和功能 6.4.2 通道的工作过程 6.4.3 通道种类 6.4.4 通道中的数据传送过程 6.4.5 通道流量分析 6.5 I/O与操作系统 6.5.1 I/O和Cache数据一致性 6.5.2 DMA和虚拟存储器 6.6 I/O系统设计 6.7 小结习六第七章 多处理机 7.1 引言 7.1.1 并行计算机体系结构的分类 7.1.2 通信模型和存储器的结构模型 7.1.3 通信机制的性能 7.1.4 不同通信机制的优点 7.1.5 并行处理面临的挑战 7.1.6 并行程序的计算/通信比率 7.2 多处理机的存储器体系结构 7.2.1 集中共享存储器体系结构 7.2.2 分布共享存储器体系结构 7.3 互连网络 7.3.1 互连网络的性能参数 7.3.2 静态连接网络 7.3.3 动态连接网络 7.4 同步与通信 7.4.1 同步机制 7.4.2 大规模机器的同步 7.5 并行化技术 7.5.1 并行化的基本策略 7.5.2 并行语育与编译器 7.6 多处理机实例 7.6.1 Challenge多处理机系统 7.6.2 Origin 20007.

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