modelsim仿真计数器时的初始计数异常问题
这个帖子是写给自己看的在学习野火FPGA计数器时遇到一个怎么也想不明白的问题`timescale 1ns/1nsmodule counter#(parameter CNT_MAX = 25'd24_999_999)( input wire sys_clk, input wire sys_rst_n, output reg led_out);reg[24:0] cnt; always@(posedge sys_clk or negedge sys_rst_n) i
原创
2021-02-15 16:04:44 ·
1427 阅读 ·
2 评论