所有端口引脚的缺省方式均为漏极开路。每个端口引脚都有一个内部弱上拉部件,在缺省情况下该上拉器件被使能,在引脚与VDD 之间提供阻性连接(约100 k?)。弱上拉部件可以被总体禁止,通过向弱上拉禁止位(WEAKPUD,XBR2.7)写‘1’实现。当任何引脚被驱动为逻辑‘0’时,弱上拉自动取消;即输出引脚不能与其自身的上拉部件冲突。对于端口1 的引脚,将引脚配置为模拟输入时上拉部件也可以被明确禁止。
在推挽方式,向端口数据寄存器中的相应位写逻辑‘0’将使端口引脚被驱动到GND,写逻辑‘1’将使端口引脚被驱动到VDD。在漏极开路方式,向端口数据寄存器中的相应位写逻辑‘0’将使端口引脚被驱动到GND,写逻辑 ‘1’将使端口引脚处于高阻状态。