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Xilinx FPGA平台DDR3设计详解(三):DDR3 介绍
本文介绍一下常用的存储芯片DDR3,包括DDR3的芯片型号识别、DDR3芯片命名、DDR3的基本结构等知识,为后续掌握FPGA DDR3的读写控制打下坚实基础。原创 2023-12-02 15:27:40 · 1017 阅读 · 1 评论 -
Xilinx FPGA平台DDR3设计详解(二):DDR SDRAM组成与工作过程
本文主要介绍一下DDR SDRAM的基本组成以及工作过程,方便大家更好的理解和掌握DDR的控制与读写。原创 2023-12-02 15:28:16 · 506 阅读 · 0 评论 -
Xilinx FPGA平台DDR3设计详解(一):DDR SDRAM系统框架
DDR SDRAM(双倍速率同步动态随机存储器)是一种内存技术,它可以在时钟信号的上升沿和下降沿都传输数据,从而提高数据传输的速率。DDR SDRAM已经发展了多代,包括DDR、DDR2、DDR3、DDR4和DDR5,每一代都有不同的特性和性能。DDR SDRAM系统包含DDR控制器、DDR PHY和DRAM存储颗粒,下面开始分别介绍这三个部分。原创 2023-11-12 12:09:58 · 2140 阅读 · 0 评论 -
从过去到未来:回顾DDR技术的演进和未来趋势
DDR技术作为内存的核心,其性能的飞速发展直接推动着计算机的计算能力。本文将简明扼要地介绍DDR技术的发展历程。原创 2023-10-26 23:20:37 · 445 阅读 · 0 评论 -
BRAM资源不够用?不怕!这里有FPGA BRAM省资源小秘招!
FPGA的BRAM和LUT等资源都是有限的,在FPGA开发过程中,可能经常遇到BRAM或者LUT资源不够用的情况。一般建议BRAM和LUT资源的消耗不要超过80%,当然高端一点的FPGA芯片也可以放宽到90%,超过这个限制,可能就会出现时序违例较严重的情况,导致上板运行出现异常的情况。今天分享一下BRAM资源使用优化策略,以Vivado的 Block Memory Generator为例 。原创 2023-08-30 17:20:49 · 922 阅读 · 0 评论 -
[FPGA IP系列] BRAM IP参数配置与使用示例
FPGA开发中使用频率非常高的两个IP就是FIFO和BRAM,上一篇文章中已经详细介绍了Vivado FIFO IP,今天我们来聊一聊BRAM IP。本文将详细介绍Vivado中BRAM IP的配置方式和使用技巧。原创 2023-08-28 10:20:45 · 2172 阅读 · 0 评论 -
[FPGA IP系列] 2分钟了解FPGA中的BRAM
FPGA设计中,BRAM是一项非常关键的内置存储资源,FPGA开发需要熟练使用BRAM,今天再复习一下BRAM的知识,包括BRAM的定义、组成、应用等等。原创 2023-08-13 17:29:55 · 1493 阅读 · 0 评论 -
[FPGA IP系列] FPGA常用存储资源大全(RAM、ROM、CAM、SRAM、DRAM、FLASH)
本文主要介绍FPGA中常用的RAM、ROM、CAM、SRAM、DRAM、FLASH等资源。原创 2023-08-13 17:26:46 · 2022 阅读 · 0 评论 -
【FIFO IP系列】FIFO IP参数配置与使用示例
通过上面的描述,我们详细介绍了如何在Vivado中配置FIFO IP核,FIFO的接口信号,以及如何调用FIFO IP核的一个简单例子。FIFO是一种非常常用的IP核,通过Vivado的FIFO Generator可以大大简化配置和使用FIFO的过程。夸克网盘分享本文将不断定期更新中,码字不易,点⭐️赞,收⭐️藏一下,不走丢哦本文由FPGA狂飙原创,有任何问题,都可以在评论区和我交流哦获取免费学习资料,github开源代码:“FPGA知识库您的支持是我持续创作的最大动力!原创 2023-08-06 19:18:50 · 2563 阅读 · 2 评论 -
【FPGA IP系列】FIFO深度计算详解
FIFO的一个关键参数是其深度,也就是FIFO能够存储的数据条数,深度设计的合理,可以防止数据溢出,也可以节省FPGA资源的消耗。原创 2023-07-29 18:37:58 · 2269 阅读 · 0 评论 -
【FPGA IP系列】FIFO的通俗理解
FPGA厂商提供了丰富的IP核,基础性IP核都是可以直接免费调用的,比如FIFO、RAM等等。本文主要介绍FIFO的一些基础知识,帮助大家能够理解FIFO的基础概念。原创 2023-07-29 18:34:13 · 1883 阅读 · 0 评论