SX1276/77/78学习笔记3 - SX1278 的 FIFO 工作流程和应用注意事项

SX1278 的 FIFO 工作流程和应用注意事项

1. SX1276/77/78 配备了256字节的RAM数据缓存，该缓存仅能通过 LoRa 模式进行访问。 RAM区（以下称为“FIFO数据缓存”）可以完全由用户定制，用于访问接收的或发送的数据。 LoRa™ FIFO 数据缓存只能通过SPI接口访问。这些FIFO数据缓存保存与最后接收操作相关的数据，除睡眠模式之外，在其他操作模式下均可读。在切换到新的接收模式时，它会自动清除旧内容。
   

2. FIFO 数据缓存拥有双端口配置，因此可以在缓存内同时存储将要发送和接受的信息。寄存器。RegTxBaseAddr明确规定了存储将要发送信息的起始位置。同样的，针对接收操作，寄存器RegFifoRxBaseAddr也显示了接收操作中写入缓存的起始位置。

3. 默认情况下，器件上电后，以保证一半的可用内存用于Rx（RegFifoRxBaseAddr 被初始化至地址0x00），另外一半的可用内存用于Tx（RegFifoTxBaseAddr 被初始化至地址 0x80）。即各128byte。
4. 然而，鉴于FIFO数据缓存固有的毗连特性，Tx和Rx的基址可以在256字节的内存区内进行设置。每个指针均可在FIFO中任意位置独立设置。为了充分利用FIFO数据缓存内