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RSS订阅原创 用于 ChatGPT 的 FPGA 加速大型语言模型
这些模型由数十亿个参数组成，需要强大的硬件和大量的计算资源来有效地训练和部署它们，正如 Nishant Thakur 在 2023 年 的 LinkedIn 文章中所讨论的那样，“ChatGPT 背后令人难以置信的处理能力和成本：构建终极 AI 聊天机器人需要什么？由于这些大型语言模型需要巨大的规模才能以最小的延迟影响执行训练和推理，因此模型的复杂性将继续增长，这将使语言理解、生成甚至预测能力不断提高，而且准确性令人难以置信。这些模型，例如 OpenAI 的 GPT，具有惊人的理解和生成语言的能力。
2023-12-13 17:11:39
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原创 【国产复旦微FMQL45教程】-Procise应用流程
（2）弹出的窗口里，设置“File Type”为“Verilog”，“File Name”为“led_procise”后点击“OK”即完成了文件的添加。（2）弹出的窗口里，设置“File Type”为“UCF”，“File Name”为“led_procise”后点击“OK”即完成了文件的添加。（4）Device Family 里选择“FMQL”，Device 选择“45”，然后点击“Next”。（5）下一步会让我们选择是否添加已有的文件到工程，我们这里不添加，直接选择“Next”。
2023-07-13 13:48:21
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原创 Vivado使用误区与进阶系列（七）用Tcl定制Vivado设计实现流程
如下左图所示，用户建立了一个 Vivado 工程后，工具会自动创建相应的.xpr 工程文件，并在工程文件所在的位置同层创建相应的几个目录，包括<prj_name>.cache <prj_name>.data <prj_name>.runs和<prj_name>.srcs等等（不同版本可能有稍许差异），分别用于存储运行工程过程中产生的数据、输出的文件和报告以及工程的输入源文件（包含约束文件）等。不同按钮对应不同的实现过程，其中在后端实现阶段，还可以用右键调出详细分步命令，指引工具具体执行实现的哪一步。
2023-07-12 09:30:10
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原创 值得收藏的FPGA硬件PCB布局小技巧（AD）
b、等长线：对时钟同步严格要求的需要布等长线，查看PCB，view->Workspace Panels->PCB->PCB，将要布的网络分成一组便于观察线长（双击All Net添加一组网络）,Tools->Interactive Lenth Tuning(快捷键TR),选择网络中一根线后Tab可以设置增加网络，然后找到网络中最长的线进行等长布线，通过这个布线 ，之前要先连接好线，给出足够空间；17、画器件原理图的时候，善用器件排列规则来画图，先放大器件，与它相关的器件放附近。
2023-07-11 13:52:14
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原创 理解FPGA的基础知识——FPGA专业术语（收藏）
PLL 是一种用来同步输入信号和输出信号频率和相位的相位同步电路，也可用来实现时钟信号的倍频（产生输入时钟整数倍频率的时钟）。FPGA 中闪存的使用方式有两种，一种是将闪存单元用作逻辑和布线记忆单元的直接型，另一种是用闪存对 SRAM 型 FPGA 进行配置的间接型。动态可重构处理器是可重构系统的一种，商品化的产品通常是将粗粒度的 PE（Processing Element，处理单元）和分散的内存模块按二次元阵列型放置，各个 PE 的指令和 PE 之间的连接可以动态地（在工作时）改变。
2023-07-10 08:59:41
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原创 FPGA入门系列12--RAM的使用1
在FPGA中， 不得不提的是存储器， 当我们做相关项目时，经常会遇到存储数据的问题，数据量过大时，我们可以将其存储在 FPGA 芯片的外设存储器上，比如 sdram、 ddr sdram、 ddr3 sdram 等， 然而访问外设存储器相对比较麻烦，因此当数据量较小时，我们可以直接使用 FPGA 芯片内部自带的 ram 的 IP核。根据图 12 所示来选择所需的 ram 数据的位宽和深度， 此处的数据位宽和深度都不是无限的，而是要根据芯片内部的资源来定的。点击Next，最后点击Finish完成。
2023-07-04 14:52:46
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原创 高速ADC的电源设计
在电源噪声非常明显的情况下，有些类型(如共源极)可能并不是十分合适，因为电源是通过阻性元件偏置的，而该阻性元件后来又连接到输出级，如图3和图4所示。最终，随着通道数量增加，系统的噪底降低，系统将变得更敏感，对电源的设计约束条件也更严格。虽然调节器的噪声(31.6 nv/√Hz)是转换器的两倍以上，但转换器有60 dB的PSRR，它会将开关调节器的噪声抑制到31.6 pV/√Hz (31.6 nV/√Hz × 1 mV/V)。记住，工艺也在不断变小，随着工艺的变小，可用带宽就会增加，可用速率也会提升。
2023-06-29 10:00:07
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原创 FPGA的软核、硬核、固核
固核则是软核和硬核的折衷。核（CORE）是一个数字系统的核心，负责整个系统的内存调度，中断管理，算术逻辑运算等，如同整个系统的大脑，是由物理电气实现逻辑功能的关键。尽管复杂，但不可忽略的是，核同其他数字器件一样，也是一个典型的逻辑器件（准确的说是时序逻辑），也由逻辑门、触发器构成，那么也就可以由硬件描述语言来描述。既然核可以由HDL来描述，那么对于每一个特定功能和性能（即逻辑的时序和功能特定）的核而言，必有一组HDL描述等价于它，而具体的器件信号、封装等，只不过是这组HDL依赖具体工艺的一种物理实现罢了。
2023-06-28 10:44:30
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原创 【国产FPGA应用】紫光Pango Design联合 Modelsim 仿真方法
Modelsim 是 FPGA 开发中重要的 EDA 设计仿真工具，主要用于验证数字电路设计是否正确。我们经常用Xilinx的ISE或者Vivado与Modelsim进行联合仿真，其实国产FPGA开发工具也可以与Modelsim进行联合仿真，对于设计比较复杂的应用还是非常方便的，联合仿真的应用思路是一样的。
2023-06-27 08:42:24
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原创 以太网通信的回环测试
RTL8211Dx，RTL8211E(G)，RTL8211Fx 芯片只支持 PCS loopback 模式，类似前述 KSZ9031 芯片的本地 (数字) 回环模式，通过配置 Basic Mode Control 寄存器的 bit14 开启。线回环模式主要用于测试 MDI 接口的工作情况，在这种模式下，PHY PCS 层可以配置为三态输出，也可以驱动 RGMII RXD 端。对于外回环模式，MAC 向 PHY 发送的数据包经过 RJ45 连接器，重新发回 PHY，然后进入 MAC 端。
2023-06-25 09:37:28
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原创 傻瓜式教程--基于FPGA的CYUSB3014双向通信
CYUSB3014是赛普拉斯在近几年推出的新一代USB3.0的外设控制器，可以解决USB2.0带宽限制，或者单独开发USB协议和驱动的难题。赛普拉斯将CYUSB3014简称为EZ-USB FX3，具有高度的灵活特性，开发人员只需要下载FX3的固件库，就能使用USB3.0的功能。目前在一些电子产品中，使用主控器加PHY芯片最流行的方式是用FPGA+FX3这种搭配来实现USB3.0接口的。
2023-06-21 10:48:04
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原创 SerDes的原理解析
这种算法使得被传输信号过渡过程的上冲和下冲减小，传输的数据趋于直流平衡，使信号对传输线的电磁干扰减少，提高信号传输的速度和可靠性。光SerDes解串器采用时间交错的多路复用技术来进行并行 串行光信号的直接转换，同时电SerDes的缺失极大地降低了数据传输通道中的功耗，以一个工作在 20个数据速率为2GHz的并行数字路径和1个40GHz串行光通道之间的光SerDes收发器为例，其功 耗仅为13.5pJ/b左右，要远远低于同类型电SerDes的静态功耗。然后，用探针测定示波器的差动，会得到图2这样的信号波形。
2023-06-20 09:29:01
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原创 【国产复旦微FMQL45教程】-小试牛刀之LED
（8）编写一段“led.v”逻辑代码，这里定义了一个 32 位的寄存器 timer，用于循环计数 0~499999999（1 秒），计数到 499999999 的时候，timer 变 0，并翻转 8 个LED 灯。对于纯 PL 设计，我们的 FMQL45 和 Zynq7045 是管脚全兼容，所以可以直接使用 Vivado 进行逻辑开发，对于简单的逻辑也可以使用 Procise 开发，但是如果要大量使用 IPcore，推荐使用 Vivado。这里需要用户自己衡量，这里我们就按照默认的，直接点击“OK”。
2023-06-12 09:46:55
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原创 FPGA量子类比机制-FPQA，将在量子运算设计中引发一场新的革命
动态改变量子位元位置的能力，可灵活地将问题映射为量子位元的物理排列，它可以帮助设计师借助量子位元的几何排列来更有效地进行编码，从而用更少的资源来解决问题。它还可以最佳化动态问题，例如，人们可以动态地解决自主机器人即时变化的路径问题，这在导致事故的条件发生变化时能够及时更新量子位元的位置，即便是需要采用根本不属于最初预定的路径时也应如此。在许多静态设计中，如果彼此相距较远的量子位元需要相互作用，则解决方案是执行一系列「量子位元交换」(qubit swaps)，使目标量子位元中携带的资讯靠得更近。
2023-06-08 17:44:46
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原创 国产易灵思FPGA的FIFO应用详解
FIFO 存储器主要是作用为缓存，应用在同步时钟系统和异步时钟系统中，在很多的设计中都会使用如：多比特数据做跨时钟域的转换、前后带宽不同步等都用到了异步FIFO，示意图如下。与 ROM 或 RAM 的按地址读写方式不同， FIFO 的读写遵循“先进先出”的原则，即数据按顺序写入 FIFO，先被写入的数据同样在读取的时候先被读出，所以 FIFO存储器没有地址线。易灵思fpga的FIFO使用没有什么特殊需要注意的事项，也是可视化界面，根据界面的定义即可正常设置，生成FIFO.下面详细介绍FIFO生成的步骤。
2023-05-25 15:04:13
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原创 VPX通信基础理论
这样做有很明显的优势。VITA 41向后兼容的方案是使用传统的VME卡，但不使用VME总线上的J0连接器：VITA41采用VME协议的J1和J2连接器与老的VME总线卡通信。无论客户应用采用分布的、集中的，还是混合的网络拓扑结构，这种存在多种网络交换的计算平台，允许用户选择最合适的网络来满足系统需求设计。VITA 41设计为双冗余中央交换，而VITA 46允许用户设计出分布式的网状交换系统，因此不会出现由于单独路径，或者模块的失效而导致系统瘫痪的情况。在这样的速度下，标准的VME总线连接器不能工作的。
2023-05-23 17:53:10
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原创 EMC常见术语-dB、dBm、dBw以及如何计算
在高频率的电振荡中，磁电互变甚快，能量不可能全部返回原 振荡电路，于是电能、磁能随着电场与磁场的周期变化以电磁波的形式向空间传播出去，不需要介质也能向外传递能量，这就是一种辐射。无线电波的多径效应是指信号从发射端到接收端常有许多时延不同、损耗各异的传输路径，可以是直射、反射或是绕射，不同路径的相同信号在接受端叠加就会增大或减小接收信号的能量的现象。在传播路径上，无线电波遇到地形不平、高低不等的建筑物、高大的树木等障碍物的阻挡时，在阻挡物的后面，会形成电波信号场强较弱的阴影区，这个现象就叫做阴影效应。
2023-05-16 15:20:20
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原创 Xilinx 7系列FPGA内置ADC
所有的XADC模块的专用管脚都属于Bank0，所以都加上后缀_0，上图1-2表示了XADC的基本输入输出需求：上面有两种配置需求，左边使用的是Vccaux（1.8V）供电，并且使用外部的1.25V的参考源，使用外部参考源在精度和热漂移方面可以获得更好的性能，且使用一个磁珠用以隔离模拟地和数字地，以避免模拟和数字共地而把噪声带入模拟电路；涉及到XADC的使用问题还有MIG IP。这个时候最基本的一个多通道获取数据的XADC设置好了，至于设置中没有细说的地方，可以等熟练使用之后进行研究，找出最合适的使用模式。
2023-05-10 16:56:35
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原创 FPGA入门系列10--按键消抖
我们知道按键被按下时 key 值为低电平（0），在抖动期间 key 既有高电平也有低电平，我们可以使用 clk 的上升沿计算 key 连续为低电平的时间，期间当检 测到 key 为高电平时，则从头开始计数，当计数超过 5~10ms 时，我们可以认定按键有被按下的时候，此时我们可以产生一个 clk 周期为高电平的标志，当该标 志位高电平认为有一次按键即可，具体波形如图 6 所示。①在开发板上完成自动售货机的实验，投币的动作通过按键实现，当按1次按键（按下到抬起算一次），算作投币1次；图 6 按键消抖波形图。
2023-05-09 17:26:58
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原创 FPGA入门系列13--异步串口通信
假设我们通过 PC 端发送一个 8bit 的数据到 FPGA 端，由于 FPGA 的接收总线 rxd 只有 1bit，所以需要将 PC 端发送的 8bit 数据分成 8 次发送，发送的频率称为比特率，比特率=波特率*N，其中 N 指的是数据的位宽，在此由于传输的数据位宽为 1，所以波特率和比特率相等。由图1可以看出，要实现 PC 机与 FPGA 之间的通信，FPGA 需要控制的其实也就是两条信号线：rxd 和 txd，分别为数据接收线和数据发送线。通过判断发送的数据与接收的数据是否一致来验证传输的正确性。
2023-05-06 11:38:59
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原创 理解FPGA的基础知识——逻辑电路
对于一个逻辑表达公式或逻辑电路，其真值表是唯一的，但其真值表对应的逻辑电路或逻辑表达式可能有多种实现形式，所以，一个特定的逻辑问题，其对应的真值表是惟一的，但实现它的逻辑电路是多种多样的。逻辑变量的取值只有两种，即逻辑0和逻辑1，0 和 1 称为逻辑常量，并不表示数量的大小，而是表示两种对立的逻辑状态，即称为逻辑0状态和逻辑1状态。如果对换逻辑表达式中的逻辑值0和1、逻辑运算“与”和“或”，对换后得到的新逻辑表达式与对换前的表达式运算顺序不变，那么新逻辑表达式就称为原逻辑表达式的对偶式。
2023-05-05 17:42:13
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原创 FPGA入门系列14--VGA
扫描从屏幕的左上方开始，从左到右，从上到下，进行扫描， 每扫完一行，电子束回到屏幕的左边下一行的起始位置，在这其间 CRT 对电子束进行消隐。很多人觉得只有HDMI接口才能进行高清信号的传输，但这是一个大家很容易进入的误区，因为通过VGA的连接同样可以显示1080P的图像，甚至分辨率可以达到更高，所以用它连接显示设备观看高清视频是没有问题的，而且虽然它是种模拟接口，但是由于VGA将视频信号分解为R、G、B三原色和HV行场信号进行传输，所以在传输中的损耗还是相当小的。在一行的最后为显示前沿（d 段）。
2023-05-04 12:11:15
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原创 FPGA入门系列12--RAM的使用
在FPGA中， 不得不提的是存储器， 当我们做相关项目时，经常会遇到存储数据的问题，数据量过大时，我们可以将其存储在 FPGA 芯片的外设存储器上，比如 sdram、 ddr sdram、 ddr3 sdram 等， 然而访问外设存储器相对比较麻烦，因此当数据量较小时，我们可以直接使用 FPGA 芯片内部自带的 ram 的 IP核。根据图 12 所示来选择所需的 ram 数据的位宽和深度， 此处的数据位宽和深度都不是无限的，而是要根据芯片内部的资源来定的。点击Next，最后点击Finish完成。
2023-04-27 10:33:46
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原创 FPGA入门系列5--运算符号
③第 4 行实现 a | b，此时需要将 a 和 b 都转换成二进制，a=2’b10，b=3’b011， 此 时 a 和 b 的 位 宽 不 一 样 ， 位 宽 少 的 在 高 位 补 0 ， 最 后 运 算 为 3’b010 | 3’b011 = 3’b011；②当 a=2 时，（2）中可写成 5<2&&2<9，此时此时 5<2 的结果为假（0）， 2<9 的结果为假（0），假（0）与（&）假（0）的结果为假（0），所以此时 b=0。=），关系运算符得到的结果要么为真（1）要么为假（0）。
2023-04-26 16:26:38
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原创 FPGA入门系列13--异步串口通信
假设我们通过 PC 端发送一个 8bit 的数据到 FPGA 端，由于 FPGA 的接收总线 rxd 只有 1bit，所以需要将 PC 端发送的 8bit 数据分成 8 次发送，发送的频率称为比特率，比特率=波特率*N，其中 N 指的是数据的位宽，在此由于传输的数据位宽为 1，所以波特率和比特率相等。UART 中的一帧数据为 10 位，空闲时均为高电平，在检测到开始位（低电平） 之后，开始采集 8 位有效数据位（低位在前），再将停止位置为高电平。通过判断发送的数据与接收的数据是否一致来验证传输的正确性。
2023-04-25 18:37:38
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原创 理解FPGA的基础知识——同步电路设计
此方法运用概率统计中时间序列分析原理和技术，利用时序系统的数据相关性，建立相应的数学模型，描述系统的时序状态，以预测未来。STA具有验证速度高的优点，但对电路结构有一定的要求：延迟分析的起点和终点必须是基于同一时钟的FF，从而可以通过累加起点和终点间的延迟来计算、验证每条路径的总延迟。FPGA逻辑单元内的D触发器（D-FF）具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，就是一种在时钟的上升沿（或下降沿）将输入信号的变化传送至输出的边沿触发器。
2023-04-24 14:29:12
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原创 FPGA入门系列16--SPI②
本系列文章主要针对FPGA初学者编写，包括FPGA的模块书写、基础语法、状态机、RAM、UART、SPI、VGA、以及功能验证等。将每一个知识点作为一个章节进行讲解，旨在更快速的提升初学者在FPGA开发方面的能力，每一个章节中都有针对性的代码书写以及代码的讲解，可作为读者参考。
2023-04-24 09:06:06
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原创 理解FPGA的基础知识——FPGA专业术语（收藏）
PLL 是一种用来同步输入信号和输出信号频率和相位的相位同步电路，也可用来实现时钟信号的倍频（产生输入时钟整数倍频率的时钟）。FPGA 中闪存的使用方式有两种，一种是将闪存单元用作逻辑和布线记忆单元的直接型，另一种是用闪存对 SRAM 型 FPGA 进行配置的间接型。动态可重构处理器是可重构系统的一种，商品化的产品通常是将粗粒度的 PE（Processing Element，处理单元）和分散的内存模块按二次元阵列型放置，各个 PE 的指令和 PE 之间的连接可以动态地（在工作时）改变。
2023-04-23 14:17:41
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原创 FPGA在AI应用中的优势
这种处理方式的本质是，在GPU中有着一堆相同的计算核心，可以处理类似但并不是完全相同的数据集。但是互联网的业务迭代速度极快，在几个月时间内就可能完成庞大用户群的积累，因此业务对于数据中心的要求是“快”—计算力平台的升级要尽量快地满足业务的发展，因此FPGA的传统开发模式动辄以半年或年为单位的开发周期难以满足需求。传统的FPGA的开发类似于芯片的开发，采用硬件描述语言（HDL）开发，HDL开发带来的问题就会像芯片设计一样周期会比较长，从架构设计、到仿真验证、再到最终完成，需要一年左右的开发时间。
2023-04-21 17:59:38
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原创 FPGA配置方式的基本知识？
PS配置可以使用altera的配置器件（EPC1、EPC4等），可以使用系统中的微处理器，也可以使用单板上的CPLD，或者altera的下载电缆，不管配置的数据源从哪里来，只要可以模拟出FPGA需要的配置时序来，将配置数据写入FPGA就可以。烧到FPGA的配置芯片里保存的，FPGA器件每次上电时，作为控制器从配置器件EPCS主动发出读取数据信号，从而把EPCS的数据读入FPGA中，实现对FPGA的编程，该方法适用于不需要经常升级的场合；直接烧到FPGA里面的，由于是SRAM，断电后要重烧，适用于调试。
2023-04-19 18:34:42
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原创 智能网卡-提升网络性能的新选择
一、智能网口介绍智能网卡（Smart NIC）是一种专用于网络数据处理的高性能网卡，采用了定制芯片、高速网络接口和强大的软件支持，可以为数据中心和企业网络提供更快、更安全、更可靠的网络连接和数据传输服务。智能网卡的出现受到了业界的广泛关注和欢迎，因为它可以提供许多传统网卡无法达到的性能优势和功能增强，也可以应对越来越复杂的网络应用和业务需求。“智能网卡可以提高数据中心的吞吐量和效率，同时也可以降低能耗和成本。”云计算专家李欣说。
2023-04-17 17:50:19
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原创 智能网卡相关知识（smart nic 、DPU）
基于 ARM/X86 等架构的 CPU 与 ASIC（Application Specific Integrated Circuit）/NP（Network Processor）/FPGA（Field Programmable Gate Array）等专用硬件加速引擎组成的计算架构，形成提供虚拟化功能的实体。不同于传统网卡，智能网卡卸载云化网络转发功能，提供高性能网络转发能力，释放CPU 通用计算资源。同时，提供网络可编程能力，实现网络转发逻辑的定制化，保证了功能的灵活性。（3）第三阶段：DPU智能网卡。
2023-04-13 17:52:57
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原创 FPGA应用案例——超级计算机
SGI的作法与Cray有部分相同也有部分不同，Cray是将模块设置在原有超级计算机的机内，而SGI则是运用既有超级计算机机箱的上部来加搭加速模块，不过就功效机制而言两者异曲同工，此外两者都使用Xilinx的VIRTEX系列FPGA，但是内存与I/O部分两家也实行不同的设计，Cray是使用QDR II SRAM，SGI则是可实行QDR SRAM，或者也可用DDR2 SDRAM，前者容量少(80MB)但速度快，后者容量大(20GB)而速度慢，提供两种选择的原因是可依据不同的应用程序特性来选用。
2023-04-12 15:52:36
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原创 理解FPGA的基础知识——同步电路设计
同步电路设计将系统状态的变化与时钟信号同步，并通过这种理想化的方式降低电路设计难度。同步电路设计是 FPGA 设计的基础。01触发器触发器（Flip Flop，FF）是一种只能存储1个二进制位（bit，比特）的存储单元，并且具备记忆功能，可以用作时序逻辑电路的记忆元件。FPGA逻辑单元内的D触发器（D-FF）具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，就是一种在时钟的上升沿（或下降沿）将输入信号的变化传送至输出的边沿触发器。D-FF的符号和
2023-04-11 15:51:47
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原创 多比特信号跨时钟域同步处理
如果加载和使能信号在发送时钟域的同一个时钟沿被驱动有效(即两个控制信号需要同时有效)，那么这两个控制信号之间就有可能存在产生个小歪斜的机会，这就可能导致在接收时钟域中这两个信号被同步到不同的时钟周期。解决图3所示的问题，首先是在发送时钟域将两个使能控制信号融合为一个控制信号，其次是要增加一个额外的寄存器将同步后的使能控制信号寄存一拍，这样数据和控制信号形成匹配的流水，如图4所示。●多比特信号融合策略，即在可能的情况下，将多比特跨时钟域信号融合成单比特跨时钟域信号。图3 时钟域之间传递相继的控制信号问题。
2023-04-10 18:48:35
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原创 国产化复旦微电子 FMQL45T900 替代Xilinx ZYNQ ARM+FPGA 7045方案（评论区有联系方式）
FMQL45T900具有一个FMC HPC接口，可外接各种FMC HPC子卡，接口具有6X的GTX信号和84对差分IO。JFMK50TFGG484具有1路以太网RJ-45接口，可进行以太网数据交换，采用SGMII接口的PHY。JFMK50TFGG484：具有2片512MB DDR3内存，32bit总线，可作为数据存储。FMQL45T900的PS端和PL段各有1路以太网RJ-45接口，可进行以太网数据交换。PL端2片512MB DDR3内存，32bit总线，可作为数据存储。
2023-04-07 18:30:10
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原创 纯国产化易灵思T20核心板
100%国产化元器件，该核心板扩展出了 84 个 IO 口，20K逻辑单元，满足中低端FPGA应用，集成了 64MBit 的 SPI FLASH 芯片，用于 存储启动文件和用户文件；核心板采用 50MHz 的有源晶振为 FPGA 提供全局时钟，用于驱动 FPGA 内的用户逻辑电路，支持PLL，可实现用户所需要的各种时钟。◆ 适用于二次开发，简化 FPGA 开发设计，提高研发效率，降低研发成本。◆ 价格优惠，质量可靠，技术支持服务到位。◆ 设计实用、简洁，体积小，可扩展性强。SPI FLASH 启动。
2023-04-04 13:55:07
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原创 易灵思下载器详解（购买可私信）
易灵思 FPGA JTAG下载器由PC端USB口供电，板载参考电压3.3V，可以给信号提供驱动电平，驱动电流可达24mA,驱动电压可通过参考电压VCC_REF进行调节，调节幅度范围为1.8V~3.3V。3) 选择下载方式，支持SPI Active、JTAG和SPI Active using JTAG Bridge模式，根据硬件接口连接选择，在这里选择“SPI Active using JTAG Bridge”来烧写FLASH。高速Micro-USB接口驱动JTAG/SPI总线，速率可达30Mbit/s。
2023-04-03 16:46:43
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原创 比尔 盖茨发表“人工智能时代已经开始”文章
人工智能的发展与微处理器、个人电脑、互联网和手机的发明一样重要。它将改变人们工作、学习、旅行、获得医疗保健以及相互交流的方式。整个行业将围绕它重新定位。企业将通过使用它的程度来区分自己。
2023-03-30 17:47:21
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空空如也
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