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Verilog
Mys_GoldenRetriever
这个作者很懒,什么都没留下…
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【1】verilog十大基本功——阻塞赋值与非阻塞赋值
原帖见: dancia《高手也搞不清楚的十项基本功》http://www.socvista.com/bbs/search.php?searchid=11&orderby=lastpost&ascdesc=desc&searchsubmit=yes 前言:阻塞与非阻塞赋值是 Verilog 语言中最基本的部分,也是让大部分 Verilog 新手最困惑的地方...转载 2018-11-06 15:39:19 · 467 阅读 · 0 评论 -
Verilog语法笔记_基本概念
语法经常记混淆,忘掉细节,记录一下一些易错和遗忘的地方。 一、模块相当于函数 —— module//语法格式 module <模块名> (<模块端口列表>);。。。<模块内容、功能>;。。。endmodule //ripple_carry_counter(脉动进位计数器)的例子module ripple_car...原创 2018-08-04 15:38:57 · 466 阅读 · 0 评论 -
【转】Verilog代码优化之case语句
【转自】https://blog.csdn.net/hanghang121/article/details/23449467/Verilog代码优化之case语句 题记:那天做完13路脉冲计数并写入dual RAM模块的设计后组长看了我的资源占用,吃惊的说怎么占用资源这么少啊,以为我偷工减料了。呵呵,其实这个也是一直困扰初学者的一个课题,可综合的verilog是一个,最优化的代...转载 2019-01-10 16:47:54 · 1124 阅读 · 0 评论