naruto_dong的博客

以单bit跨时钟域讲解说明（多bits）跨时钟域有异步fifo或者异步双口RAM实现。分为2种情况，以单Bit信号从慢时钟域到快时钟域和快时钟域到慢时钟域来说明。文章目录1、慢时钟域到快时钟域2、快时钟域到慢时钟域二、仿真波形如图1、慢时钟域到快时钟域慢时钟域到快时钟域是经常遇到的，通常我们用寄存器打两拍就可以。module bit_reg( input wire clk, input wire rst_n, input wire in_bit, output wire out_bi

FPGA实现奇偶分频如果有好的方式，我也会在下面更新的。文章目录FPGA实现奇偶分频前言一、偶数分频二、奇数分频前言通常大家都会用PLL去实现，如果面试的时候让你手撕你是否也会疑虑，该如何下手，偶数分频还好，奇数是不是猛然还卡住了。一、偶数分频偶数分频比较简单，通常就是用计数器翻转就可以。module clk_div_even( input wire clk, input wire rst_n, output reg div_clk);parameter N = 4;reg[

FPGA边沿检测边沿检测时钟的上升沿对输入信号的变化判断同时用时钟的上升沿和下降沿来触发对输入信号的变化判断（双边沿触发）边沿检测FPGA对输入的信号进行边沿检测，有2种情况：一种是对输入信号的变化进行检测，我们输出一个高电平，通常是通过输入时钟的一个上升沿或者下降沿进行对输入信号的判断。一种是对输入时钟的上升沿和下降沿同时触发进行对输入信号的变化进行判断。时钟的上升沿对输入信号的变化判断上图中若是输入信号其中1位进行了变化，则anyedge 对应位输出一个高脉冲。module top_mo