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Verilog 为主
SHOHOKUKU
这个作者很懒，什么都没留下…
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溢出处理的整数乘累加器 Verilog 实现
大致题意设计一个乘累加器(MAC: Multiply Accumulator)sum=∑iaibisum=\sum_{i}a_{i} b_{i}sum=∑iaibi模块要去实现上述公式的乘累加操作；数据输入接口中 din_a, din_b 为整数；当累加器内部检测到有溢出时，overflow信号赋 1 以向外报告模块接口定义首先用 input, output 声明模块接口信号的输...原创 2020-04-23 22:15:49 · 7063 阅读 · 3 评论 -
定点数乘累加器的 MATLAB 模拟
大致题意为实现 FPGA 上的信号处理，通常要经过算法的设计，算法的定点化以及顶点算法的实现三个步骤。这里要实现定点数乘累加器的第二阶段设计——用 MATLAB 设计算法的定点化。sum=∑iaibisum=\sum_{i}a_{i} b_{i}sum=∑iaibiMATLAB 的仿真结果要与 HDL 模拟结果一致，即模拟出的定点数能够与算法在硬件中实现后的对应信号在每个bit 上都匹...原创 2020-04-23 22:14:55 · 1048 阅读 · 0 评论