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原创 verilog仿真进入死循环
reg [1:0] j;for(j=0; j<=3; j=j+1)展开时会在循环里面,出不来,因为for的最大值都满足条件。所以就会一直的展开。修改方法integer i 或 reg [2:0] j;
2018-12-04 20:13:57 2449
Verification_Methodology_Manual_for_SystemVerilog
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2008-09-11
空空如也
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