4选1数据选择器 testbench代码编写
4选1数据选择器verilog代码module mux4_1(out, in0, in1, in2, in3, sel); output out; input in0, in1, in2, in3; input[1:0] sel; reg out; always @(in0 or in1 or in2 or in3 or sel) //敏感信号列表 case(sel) 2'b00: out=in0; 2'b01: out=in1; 2'b10: out=in2;
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2021-10-11 09:54:08 ·
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