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RSS订阅原创 System Verilog 中component组件和object之间数据传输
之前一直对seq和driver或者monitor等component组件的数据传输不太清楚，在学习了大佬的写法之后，记录一下整体的结构，后续学习使用。在monitor和sequencer中使用uvm_blocking_peek端口。然后monitor监控到的数据就可以传输到sequence中使用了。
2023-04-03 17:19:16
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转载 Memory Hierarchy
硬盘、内存、CPU寄存器，还有本节要讲的Cache，这些都是存储器，计算机为什么要有这么多种存储器呢？这些存储器各自有什么特点？
2022-10-12 15:21:56
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原创 verilog基础——always、initial
verilog在本质上是并发而非顺序的。verilog中的各个执行流程（进程）并发执行，而不是顺序执行的。每个initial语句和always语句代表一个独立的执行过程，每个执行过程从仿真时间0开始执行并且两种语句不能嵌套使用。
2022-09-28 16:23:00
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原创 makefile中指令（tee/echo/＞）
一、tee命令 功能是从标准输入读取，再写入标准输出和文件。 用法：tee [OPTION]... [FILE]...
2022-09-15 16:47:10
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转载 Interrupt Service Routine（ISR，中断服务程序）
中断：是指当CPU正在处理某件事情的时候，外部发生的某一事件（如一个电平的变化，一个脉冲沿的发生或定时器计数溢出等）请求CPU迅速去处理，于是CPU暂时中止当前的工作，转去处理所发生的事件。中断服务处理完该事件以后，再回到原来被中止的地方继续原来的工作。
2022-05-24 15:07:07
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空空如也
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