TPSSQ-CSDN博客

原创以太网PHY芯片RTL8211FS(I)-VS简介(一)

集成的PTP功能对tx、rx路径上的每个PTP数据包进行精确时间戳标记，上层软件可利用该时间信息确定与pp主时钟的定时偏移。它提供必需的物理层功能，实现发送和接收以太网数据包，物理层可以是五类非屏蔽双绞线。实现了在非屏蔽双绞线电缆UTP上的高速数据传输和接收，交叉检测与自动交通极型矫正，自适应均衡，串绕消除，回声消除，定时恢复与纠错的功能。该芯片可以选择UTP非屏蔽双绞电缆应用方式，光纤接口方式，UTP或光纤转RGMII方式，SGMII转RGMII方式。Rgmii可选3.3，2.5，1.8，1.5V信号。

2026-09-03 10:26:41 206

原创 XC7Z045系列SOC简介——时钟(四)

跟踪端口用于调试，当选用MIO接口时，跟踪端口时钟用于为TPIU和跟踪缓冲器提供时钟，其频率必须是设计TPIU时钟频率的两倍。每个时钟都有独立的备用源选择(MIO引脚或时钟发生器)，以及独立的时钟门控。时钟节流行为受软件控制，并且可以由PL输入的信号触发。SDIO，SMC，SPI，Q-SPI，UART外设时钟具有相同的编程模型，PLL源和分频器值被每个io外设控制器共享。PL具有其自身的时钟管理和发生器，并且从PS的时钟发生器接收4路时钟信号。每个pl时钟都是独立的输出信号，产生PL使用的合适的时钟波形。

2026-08-07 11:41:00 226

原创 XC7Z045系列SOC简介——时钟(三)

预期该时钟源选择为静态配置，如果需要动态切换做，必须确保在切换至EMIO时钟源之前，当前时钟已被关闭。为了支持回绕模式，Enet0_rx_clk和Enet1_rx_clk是通过Enet0_ref_clk和Enet1_ref_clk提供的。当需要在两个时钟之间做一个动态选择时，无毛刺时钟多路选择器会在时钟的低电平阶段改变时钟，并在低电平阶段开始时启动新选定的时钟。PLL使用一个反馈分频器来产生一个输出时钟，这个输出时钟等于输入的参考时钟乘以PLL_FDIV的值，PLL_FDIV值由SLCR提供。

2026-07-27 09:46:31 186

原创 XC7Z045系列SOC简介——时钟(二)

在PS产生的多种不同的的时钟里，三个时钟区域影响系统中最大的内部互联，且最重要：Ddr_3x时钟域，DDR_2x时钟域和CPU时钟域。在6:2:1模式时，CPU时钟的频率被限制为CPU_6x，在4:2:1模式时，CPU时钟的频率被限制为CPU_2x。CPU时钟域分为四个独立的时钟：CPU_6x4x ，CPU_3x2x，CPU_2x和CPU_1x。从SCU ACP到PL的直接路径是CPU_6x4时钟域(PL时钟域到CPU时钟域的跨接，是通过PS上的异步axi总线桥实现的)。1.2 CPU时钟分频的约束。

2026-07-25 14:43:29 199

原创 XC7Z045系列SOC简介——时钟(一)

例如，如果所有的时钟产生器都能够被DDR PLL驱动，那么arm核和io的PLL可以不使能，这样能降低功耗。当这一bit位被置位时，在关闭中央互联的时钟之前，始终控制器会等待通往L2缓存和SCU的AXI接口变成空闲状态，并且等待来自PL的fpgaidlen信号被置为有效。所有PS时钟子系统产生的时钟都来自于三个可编程的PLL：CPU，DDR和IO。每个PLL都与CPU，DDR和外设子系统的时钟相关，但这种相关是低依赖度的。在旁路模式，ps_clk引脚上的时钟信号，提供了除PLL之外很多时钟产生器的源。

2026-07-24 16:57:42 231

原创 XC7Z045系列SOC简介——XADC(三)

合理的电源和地连接，能够去除通过电源耦合进模拟电路的噪声。例如，IO开关噪声，会导致数字地参考平面的扰动，因此不建议使用数字作为xadc的模拟地。在序列模式Sequence mode，只有专用模拟通道和辅助模拟量输入通道分配给ADC B，Abc用于实现一个固定的监控模式，该模式下报警输出是有效的，用户必须正确的配置报警门限。在单通道模式single channel mode，用户必须通过写控制寄存器40h选择通道，单通的模式下，模拟输入模式(单极性，双极性)，建立时间都可以通过控制寄存器控制。

2026-07-21 14:55:34 200

原创 XC7Z045系列SOC简介——XADC(二)

在单极性和双极性模式下，等效的模拟输入电路是不同的，详见ug480。这个电容电压达到最终电压的时间，取决于电容电压Csample，模拟管脚的Rmux和外部源的阻抗。因此在双极性模式下，辅助通道的最小采样时间为300ns，在单极性模式下，辅助通道的最小采样时间为600ns。所有片上的传感器均使用单极性操作模式，用户可以选择外部模拟通道为单极性模式，还是双极性模式。0V-1V对应的码值是000h-fffh。当作为模拟输入时，这些输入引脚不再作为数字IO，如果io用作数字io，它受配置的io标准的严格约束。

2026-07-20 11:01:42 206

原创 XC7Z045系列SOC简介——XADC(一)

XADC内部具有：两个12bit，1M采样率的adc，一个支持最多17路外部模拟通道的模拟多路开关，片上温度传感器和片上电压传感器。DRP接口是一个并行的16-bit双向接口，能够通过逻辑IP核连接到PS，同时使用AXI接口使PS能够控制XADC使用。这些写操作是32-bit，是串行的并且发送到XADC后有一个回绕路径，这个回绕路径填充返回的读数据。PS-XADC接口是PS的一部分，PS的APU能够在PL没有编程的情况下访问PS-XADC接口。XADC会在DPR接口和或PL-JTAG接口之间仲裁。

2026-07-15 14:38:43 197

原创 XC7Z045系列SOC简介——系统特征(电源)

PS和PL具有不同的电源。这使得PS和pl能够连接到单独的电源轨，每个区域具有单独的电源管脚。如果不需要PL下电模式(power-off )mode，用户可以将PS和PL的电源轨连在一起。Pl的电源控制是通过外部通往PL的引脚完成的。a. PL下电模式(sleep)：PS和PL不同的电源通道，并且PS能够在PL下电的情况下运行。b. PS时钟控制：PS能够使用内部PLL，运行于30MHz的低速。为了动态改变时钟，使用者必须解锁系统控制寄存器，来访问PS时钟控制寄存器或时钟产生控制寄存器。

2026-07-14 08:40:45 180

原创 XC7Z045系列SOC简介—PL及系统描述。

FSBL初始化PS的Boot，并且能够加载和配置PL或者在一个稍晚些的时候配置PL。SSBL继续boot的过程，通过从主要的boot器件(如：USB，以太网等)加载代码，如果FSBL没有配置PL，SSBL可以配置，或者在更靠后的一个阶段配置。在复位过程中，芯片的模式管脚被读取，用于决定主要启动设备：NOR，NAND，Q-SPI，SD或JTAG。PS端发起boot和配置的过程，作为一个安全boot，PL必须上电后使用内部的安全模块，这个安全模块可以提供256bit的高级加密和哈希防篡改。

2026-07-13 13:54:14 229

原创 XC7Z045系列SOC简介—PL描述(二)

这个输出信号对，具有可编程信号摆幅，也具有可编程的预加重和去加重，能够适配印制板的损耗和其他互联特征。多种Zynq7000系列串行传输电路能够使用环形振荡器和LC谐振腔架构，串行发送器和接收器都是独立电路，这些电路使用先进的PLL结构，这些结构通过可编程的4~25数值来对时钟进行倍频，生成bit串行数据时钟，这些设置都可以在设备设置的时候进行定义，并且很多能够在使用期间修改。三台数字孔子阻抗T_DCI，能够控制输出驱动的阻抗(串行端接)，或者能够提供输入信号到Vcco或Vcco/2的并行端接。

2026-07-10 10:03:46 166

原创 XC7Z045系列SOC简介—PL描述(一)

除了供电管脚和一些专用的配置管脚之外，所有PL的引脚具有相同的能力，接受相应的bank规则约束。全局时钟Global Clock：Znq7000系列芯片中有32个全局时钟线，具有最多的删除，能够达到每个触发器的时钟端，使能端和复位端。d. 可编程IO块：支持常用IO标准包括LVCMOS，LVDS和SSTL，1.2V～3.3V IO，还有内建的可编程IO延迟。每个Zynq7000系列芯片，包括6个不同类型的时钟线：BUFG，BUFR，BUFIO，BUFH，BUFMR和高性能时钟。a. 可配置逻辑块CLB。

2026-07-08 11:32:00 221

原创 XC7Z045系列SOC简介-PS接口

四个64bit/32bit可配置有缓冲的AXI从接口，从接口具有到DDR存储器和OCM的直接访问，称为高性能AXI端口。如果需要超过54个IO，那么可以从PL引多的IO过来，这些IO称为外部复用IO(EMIO)。d. 时钟和复位：四个具有开启/停止控制的PS输出到PL的时钟，四个PS复位输出到PL。e. 配置及其他接口：处理器配置端口，数字指纹eFUSE，XADC接口，JTAG接口。高性能AXI端口，可以提供从PL到PS端DDR和OCM的访问端口。PS的接口分为：外部接口和与PL的接口。

2026-07-07 09:49:44 203

原创 XC7Z045系列芯片简介-PS系统描述

寻址空间1GB，单rank可配置成8bit，16bit和32bit的DRAM存储器。动态存储控制器模块支持ddr3，ddr3l，lpddr2存储器。静态存储控制器支持nand flash接口，Q-spi接口，并行数据总线和并行nor flash接口。DDR存储器控制器是多端口的，保证PS和PL都可以共享访问一个相同的存储器。c. 一个64bit AXI端口，是被其他所有的AXI主(Master)，通过中央互联共享的。a. 一个64bit端口专用于ARM CPU，通过L2缓存控制，并且能够配置为低抖动。

2026-07-06 10:40:21 157

原创 Xc7z045系列SOC芯片简介1

1bit SPI，2bit SPI，4bit SPI(Q-SPI)，twoQSPI(8bit)串行NOR flash。b.16 bit和32 bit接口到ddr3，ddr3l，ddr2或lpddr2存储器。a.每个CPU独立拥有32kb的L1指令缓存，32kb的L1数据缓存，采用四路组相联。j.定时器和中断：3个看门狗定时器，1个全局时钟定时器，3个三定时器(一共6个)。8，16，32bit位宽存储器。存储器-存储器，存储器-外设，外设-存储器，分散-收集事物支持。c.CPU频率：1GHz。

2026-07-03 08:39:50 273

ok_1860的博客