orange_life的博客

原创 三端电容vs两端电容：高频滤波的关键区别

好的，我们来详细解释一下三端滤波电容和两端滤波电容的区别。这两种电容器在结构、工作原理和应用场景上都有显著差异。

原创 磁珠与电感的本质区别

磁珠（Ferrite Bead）是一种由铁氧体材料制成的被动元件，主要用于高频噪声抑制，通过将噪声能量转化为热能消耗掉。电感（Inductor）是储能元件，利用电磁感应原理存储和释放能量，常用于滤波、谐振、能量转换等电路。

原创 0402与0603电阻

0402封装尺寸为0.04英寸×0.02英寸（1.0mm×0.5mm），0603封装尺寸为0.06英寸×0.03英寸（1.6mm×0.8mm）。0402电阻的典型功率为1/16W（0.0625W），0603电阻的典型功率为1/10W（0.1W）。0402和0603是两种常见的表面贴装电阻（SMD电阻）的封装尺寸，区别主要体现在尺寸、功率、应用场景等方面。若功率和空间允许，0603可以替代0402，但0402替代0603需确认功率是否满足。根据电路功率要求选择，0603的功率余量更大，适合稍高功率场景。

原创 VCC（电源）和 GND（地）之间电容的作用

电容具有储能特性，在负载电流突变时（如数字逻辑门切换状态），能够快速充放电以填补瞬时电流需求，避免因电源路径电感导致电压跌落（如ΔV = -L·di/dt）。每个逻辑芯片的VCC-GND间需至少配置一个0.1μF电容，FPGA/CPU等高频器件可能需要多电容阵列（如0.1μF+0.01μF+1nF）。在电子电路中，VCC（电源）与GND（地）之间通常会并联电容，这种设计在模拟和数字电路中都非常常见。输入/输出端通常采用电解电容（储能）与陶瓷电容（高频滤波）组合，如47μF+100nF。

原创 EDA中的各种地

VCC和VDD均为正电源电压，但适用于不同器件类型。VSS是接地或负电源电压，与VCC或VDD配对使用。具体使用时需参考电路设计文档，确保符号与电压匹配。

原创 ZYNQ最小系统

配置。

原创 FPGA分频器

1、 整数倍分频为 2、 4、 8， 这种 2^n 次方倍数关系的分频最容易实现， 所以我们可以把这 3 种分频方式归为一类。3、 2HZ 和前文中流水灯的延迟控制方法一样， 只要实现每过 500ms 对寄存器取反操作。2、 3 分频是奇数倍分频， 这种分频比较麻烦， 对于初学者肯定得思考一番。

原创 揭秘特权指令：掌控系统的核心密钥

嵌入式DSP（Digital Signal Processor）处理器是一种专为数字信号处理任务优化的微处理器，通常集成在嵌入式系统中。其设计目标包括高效执行滤波、傅里叶变换、音频/视频编解码等算法，同时兼顾低功耗和实时性要求。

原创 PS-XADC 实验

如下图所示， 其中包含了2 个 12bit 1MSPS 采样率的 ADC-A 和 ADC-B， 这两个 ADC 通过 MUX 复用开关， 可以访问片上温度、 片上各个功能单元的电压、 以及外部模拟输入信号。XILINX FPGA或者SOC集成了一个XADC模数转换控制器， XADC中包含了2个12bit 1MSPS采样率的ADC-A和 ADC-B， 这两个 ADC 通过 MUX 复用开关， 可以访问片上温度、 片上各个功能单元的电压、 以及外部模拟输入信号。寄存器中分状态寄存器和控制寄存器。

原创 驱动GPIO使用GPIO中断模式

PSMIO一般会分配到固定的外设，包括FLASH、EMMC、TFCARD、UART、USB2.0、ETH以太网。PS的IO也可以单独配置成普通的GPIO，如果IO不够用也可以通过EMIO扩展更多IO，对于ZYNQ最多支持扩展64个EMIO。Zynq7000系列芯片中GPI0直接引到管脚的端口有54个，那么还有64个接口引入到了FPGA逻辑侧，这样这64个接口可以通过FPGA的IO进行输入输出了，所有接口都支持三态。

原创 PCB绘图步骤

文章摘要：PCB设计流程主要包括原理图绘制和PCB绘制两个阶段。原理图阶段需完成元器件放置、网络编号、封装添加，并通过编译和封装管理器检查错误后导入PCB文件。PCB绘制阶段依次进行布局、布线、铺铜和电气规则检查（DRC），其中铺铜与电气检查顺序可互换。关键步骤包括自动布线、铺铜处理和生成DRC检查报告，最终输出PCB成品图。整个流程需严格遵守设计规则，确保电路设计的正确性和可靠性。

原创 环形与扭环形计数器：模数对比解析

摘要：环形计数器与扭环形计数器的进位模数分别为n和2n，前者适合简单循环控制，后者状态利用率更高。TTL电路速度快但功耗高，适用于中高速应用；CMOS电路静态功耗低且抗干扰强，适合低功耗设备。TTL在工业控制等高速场合表现优异，而CMOS因集成度高在大规模集成电路中占优。两者在速度、功耗和成本方面形成互补，需根据具体应用场景选择。

原创 计算机系统基础学习

摘要：本文系统介绍了计算机系统的核心概念与技术。存储管理方面，详细解析了海明码纠错原理、ROM/RAM区别、段页式存储管理及PV操作同步机制。处理器相关内容包括浮点数表示法、MIPS性能指标、指令系统分类及RISC/CISC对比。数据结构和算法部分涵盖BIT树原理与实现。实时系统重点阐述了RTOS特性、固定优先级调度及其应用场景。此外，还介绍了交叉编译器存储位置、进程管理命令及数据库系统六大特点。这些技术共同构成了现代计算机系统的基础架构，服务于从嵌入式设备到高性能计算等广泛领域。

原创 I2C通讯协议

我们知道12C总线具备广泛的用途，比如寄存器的配置，EEPROM的使用，更重要的是12C总线上可以挂载非常多的外设。对于一些低速器件的访问非常节省IO资源，由于是标准的总线接口，使用起来非常方便。12C总线是OC开路，支持双向传输，所以总线上需要上拉电阻。

原创 TortoiseSVN入门：从安装到冲突解决

TortoiseSVN是一款Windows平台下的SVN图形化客户端工具，通过集成资源管理器提供便捷的版本控制操作。主要功能包括代码检出、提交更新、分支管理、冲突解决等。安装后需重启系统生效，可在设置中调整语言和工具配置。使用前需先检出代码到本地，工作时应频繁更新和提交以避免冲突。提交需填写清晰的日志信息，敏感文件可通过忽略功能排除。遇到冲突时建议协商解决或使用工具合并差异。常见问题包括密码错误和连接失败，可通过检查URL地址、重启服务等方式解决。该工具适合团队协作开发，能有效管理代码版本和变更历史。

原创 ZigBee核心：OSAL任务调度机制解析

OSAL（Operating System Abstraction Layer）作为Z-Stack的关键组件，专为ZigBee协议栈设计，解决了资源受限环境下多任务调度的需求。其核心价值在于通过轻量级机制模拟操作系统功能，同时避免传统操作系统的复杂性。OSAL并非完整操作系统，而是针对ZigBee应用场景优化的任务调度器。标准操作系统通常具备进程管理、内存管理、文件系统等完整功能，而OSAL仅聚焦于：Z-Stack通过OSAL管理最多240个应用对象（任务），采用事件队列实现伪并行处理。每个任务通过以下方式

原创 ZStack协议栈开发全解析（基于温湿度气压获取工程的学习）

可以看出只有三个文件，这三个文件却大有头，这样子的架构几乎成了TI的zstack的程序架构，几乎所有的都是这样子写的，GenericApp.h放的是一些用户的宏定义，GenericApp.c实现我们自己的任务代码，OSAL_GenericApp.c主要是实现osal协议的协议初始化接口的编写，我们的任务添加，就靠这三个文件了！好，我们先不看我们的任务代码是怎么实现的，我们先看OSAL_GenericApp.c是怎么添加我们的任务的和初始化osal的任务的，内容不多，就全放上来吧。

原创 揭秘802.15.4：物联网通信基石

IEEE 802.15.4是一种低速率无线个人区域网络（LR-WPAN）标准，专为低功耗、低数据速率的短距离通信设计。它是ZigBee、6LoWPAN等协议的基础物理层和MAC层规范。即单跳星状或当通信线路超过10m时的多跳对等拓扑。但是对等拓扑的逻辑结构由网络层定义。LR-WPAN中的器件既可以使用64位IEEE地址，也可以使用在关联过程中指配的16位短地址。一个802.15.4网可以容纳最多216个器件。

原创 TP4056芯片充电电流优化方案

摘要：TP4056芯片充电电路中，RPROG电阻（1.2kΩ）决定最大充电电流（1A）。R4电阻（0.25Ω）用于分担芯片发热，通过耗散部分功率来维持充电电流稳定。该设计可降低芯片温度，避免因过热导致充电电流下降。计算表明R4实际功率低于0.25W，确保安全运行。该方案有效解决了充电器发热影响充电效率的问题。

原创 ZYNQ——C语言变量类型与基础语法详解

8位位宽char 有符号字符型、unsigned char 无符号字符型;16位位宽short 有符号短整型、unsigned short 无符号短整型;32位位宽int有符号整型、unsignedint无符号整型;float 浮点数64位位宽double双精度多位宽变量struct结构体变量可以包含很多子变量//STRUCTA为结构体类型变量//sta为结构体的变量名。

原创 Soc_learn

原创 ZYNQ入门指南：ARM+FPGA开发全解析

ZYNQ是Xilinx（现为AMD）推出的一款可编程SoC（System on Chip），结合了ARM处理器的处理能力和FPGA的灵活性。其核心架构分为处理系统（PS）和可编程逻辑（PL）两部分，通过高性能总线互联。在Vivado中创建Block Design，添加ZYNQ PS IP并配置外设，连接PL自定义IP或逻辑。导出硬件描述文件（.hdf），在SDK或Petalinux中开发裸机程序或Linux驱动。如需深入具体方向（如Linux驱动开发或FPGA算法实现），可进一步细化问题。

原创 基于fft的fpga

摘要：本文介绍了基于FFT的相位测量技术，详细阐述了相位解缠绕、窗函数选择、频率分辨率优化等关键方法。通过Python和Verilog代码示例展示了相位解缠绕算法和FPGA实现方案，包括FFT模块配置、CORDIC计算相位差等核心处理流程。文章还探讨了系统延迟补偿、多信号相位差测量、抗噪声处理等实际问题，为高精度相位测量提供了完整的技术解决方案。

原创 基于lia相位测量

互相关函数的峰值位置反映了信号的相位差。对于正弦信号(x(t))和(y(t))，相位差(\Delta\phi)可以通过互相关函数的最大值位置计算： [ R_{xy}(\tau) = \int x(t)y(t+\tau)dt ] 相位差与时间延迟(\tau)的关系为(\Delta\phi = 2\pi f \tau)，其中(f)是信号频率。锁相环通过反馈机制锁定输入信号的相位，输出一个与输入信号相位同步的信号。相位比较器检测输入信号与反馈信号的相位差，低通滤波器平滑误差信号，VCO根据误差信号调整输出频率。

原创 基于过零的相位测量

过零相位测量技术通过检测周期性信号过零点实现相位分析。硬件采用比较器电路和计时器记录过零时刻，软件通过符号变化判定和线性插值精确计算。Verilog代码展示了基于符号位跳变的数字实现方案，包含周期计数和相位差测量功能。关键技术包括：多拍验证抑制噪声、上升沿过零检测、周期修正算法。主要误差来自噪声干扰和采样限制，可通过滞回比较器、数字滤波和插值算法优化。该技术广泛应用于电力系统同步、通信载波恢复及传感器测量等领域，需注意信号纯度对测量的影响。

原创 复数信号：频谱更优的秘密

为什么是复数信号呢，因为频谱小，实数信号是关于y轴对称，复数就单边频谱。

原创 sublime的纵向操作（列操作）原来这么用

增加选择：Command，减少选择：Command+Shift。－增加选择：Ctrl，减少选择：Alt。－增加选择：Ctrl，减少选择：Alt。－鼠标左键＋Option。－鼠标右键＋Shift。－鼠标右键＋Shift。

原创 解决cmd转不进D盘的问题

切换Windows系统盘符目录时，不能直接使用"cd d:"命令。正确方法是在cd命令后添加"/d"参数，格式为"cd/d 路径"。例如要切换到D盘，应输入"cd/d d:"；若要切换到D盘下的ProgramFiles文件夹，则输入"cd/d "D:\ProgramFiles""。这个/d参数用于实现跨驱动器的目录切换操作。

原创 TCP/IP协议与嵌入式SQL技术解析

TCP/IP协议包含了一系列的协议，也叫TCP/IP协议族（TCP/IP Protocol Suite，或TCP/IP Protocols），简称TCP/IP。TCP/IP协议族提供了点对点的连结机制，并且将传输数据帧的封装、寻址、传输、路由以及接收方式，都予以标准化。首先介绍一下七层ISO模型。国际标准化组织ISO为了使网络应用更为普及，推出了，即开放式系统互联（Open System Interconnect）模型，一般都叫OSI参考模型。

原创 PV操作：高效实现进程互斥与同步

PV操作是一种实现进程互斥与同步的有效方法。PV操作与的处理相关。P（passeren）通过，理解为申请资源，V（vrijgeven）释放，理解为释放资源。P操作的主要动作是：①S减1；②若S减1后仍大于或等于0，则进程继续执行；③若S减1后小于0，则该进程被阻塞后放入等待该信号量的等待队列中，然后转进程调度。V操作的主要动作是：①S加1；②若相加后结果大于0，则进程继续执行；③若相加后结果小于或等于0，则从该信号的等待队列中释放一个等待进程，然后再返回原进程继续执行或转进程调度。

原创 DSI TX IP 初始化和发送DCS命令

本文摘要描述了DSITXIP核心配置寄存器使用方法和初始化配置流程。配置过程分为三个阶段：1)上电后设置协议和时序参数寄存器(0x04、0x50等)，2)进入Command模式发送DCS初始化命令(配置0x2c等寄存器)，3)切换回Video模式发送图像数据。初始化序列由axi4_reg_cfg模块实现，通过状态机依次配置各寄存器，并采用写后读校验机制确保配置正确。复位模块采用三阶段设计：10ms准备阶段、120ms复位阶段和50ms等待阶段，确保驱动芯片稳定工作。整个配置过程包含39个DCS命令，通过严格

原创 使用DSI TX IP驱动LCD显示屏

本文介绍了MIPI DSI显示屏的寄存器配置方法。主要包括：1) 协议配置寄存器设置，包括像素格式为RGB888、2lane配置等；2) 时序参数计算，包括水平同步参数HBP/HFP和垂直同步参数VSA/VBP/VFP的计算方法；3) DCS显示屏初始化参数设置；4) 基于AXI4-Lite总线的读写模块实现，详细说明了读事务和写事务的接口信号及时序控制。最终计算出线速率为358.56Mbps，向上取整为359Mbps。通过AXI4-Lite接口可实现对IP内部寄存器的配置和DCS命令的发送，完成显示屏驱动

原创 MIPI D-PHY接口IP配置与驱动详解

本文介绍了一款基于D-PHY物理层的MIPI接口IP，支持1-4个数据通道。该IP采用AXI4-Lite接口控制寄存器，AXI4-Stream接口传输图像数据。详细说明了IP的外部接口，包括时钟、复位、200MHz参考时钟以及各类总线接口。重点阐述了核心配置寄存器的功能，包括EoTp设置、空白数据包类型选择等，并指出PixelFormat和ActiveLanes为只读参数，其值在IP配置阶段即已确定。该IP适用于需要MIPI接口的图像数据传输应用场景。

原创 mipi dsi图像

本文介绍了DSI图像模式的三种工作方式及其相关术语：Non-Burst with Sync Events、Non-Burst with Sync Pulses和Burst Mode。详细定义了DSI协议中的关键信号缩写，包括垂直同步（Vss、VSE）、水平同步（Hss、HSE）、消隐期（HSA、HFP、HBP）、数据包类型（BLLP、RGB）以及低功耗模式（LPM）。同时说明了垂直时序参数：VSA（垂直同步有效行）、VACT（有效图像数据行）、VBP/VFP（前后消隐行）。这些术语为DSI接口的时序控制提供

原创 MIPI DSI和MIPI Tx IP 的建立

物理层有A PHY、C-PHY、D-PHY、M-PHY，本次课程使用D-PHY。DSI以MIPI联盟规范为基础，采用DPI(显示像素接口，Display Pixel Interface)、DBI(显示总线接口，Display Bus Interface)和DCS(显示命令集，DisplayCommand set)标准中规定的像素格式和命令集。LP-Tx单端驱动线路:有LP-00、LP-01、LP-10、LP-11四种状态;是基于D-PHY进行工作的，显示器控制芯片ST7701S也是基于D-PHY进行工作。

原创 ZYNQ介绍

这是领域是一个是用 fpga 的新兴领域，使用 Zynq Mpsoc 的多核处理器的场景越来越多，因为 Mpsoc的算力有很多种选择，价格也相对有优势，再就是嵌入式边缘计算中，很多加速数据处理可以放到FPGA 来实现，最终的任务调度和控制使用 ARM 实现，这样充分发挥了 Mpsoc的优势，实现更多的 ADAS 算法。在芯片设计验证领域呢，主要使用传统FPGA的比较多，因为传统FPGA 都是一级一级的寄存器和查找表，与 IC设计的功能类似，可以为前期逻辑验证铺平道路。Zynq 系列芯片的发展和前景。

原创 vivado中常见错误

在文件夹中找到这个文件，然后给他删了。

原创 二谈-双FIFO流水案例

本文设计了一个基于FIFO控制器的矩阵运算系统，用于处理86×86矩阵数据。系统通过串口接收数据，每10个波特时间传输一次。采用双FIFO结构实现三行滚动相加运算：FIFO1存储第0-83行数据，FIFO2存储第1-84行数据。当接收第2-85行数据时，控制器将当前行与FIFO1、FIFO2中前两行数据相加，共进行84×86次加法运算。模块包含行列计数器、写使能控制和数据缓存逻辑，最终结果通过UART发送。

原创 基于Verilog手撕卡尔曼滤波器例程

是一种随时间推移进行测量并预测下次测量结果的算法。它被广泛应用于传感器、GPS等许多领域，用于在信号丢失几秒钟的情况下预测位置，在计算机视觉领域也能看到类似的应用。例如，对于雷达来说，人们感兴趣的是其能够跟踪目标。但目标的位置、速度、加速度的测量值往往在任何时候都有噪声。卡尔曼滤波利用目标的动态信息，设法去掉噪声的影响，得到一个关于目标位置的好的。这个估计可以是对当前目标位置的估计（滤波），也可以是对于将来位置的估计（预测），也可以是对过去位置的估计（插值或平滑）。

原创 双FIFO流水线操作

FIFO在图像处理中的应用 FIFO（先入先出）是一种数据缓冲存储器，其核心特性是顺序读写操作。与RAM不同，FIFO没有地址线，数据按写入顺序依次读出，且读写可同时进行。FIFO具有空和满两种状态，当写满时新数据无法写入，读空时无法读取有效数据。 FIFO可分为同步（同一时钟）和异步（不同时钟）两种类型。标准FIFO模式下，读出数据滞后读使能信号一个周期；而FWFT（首字直通）模式下，数据在读使能有效时即已准备好。FIFO的深度和位宽可配置，支持非对称位宽操作，并可通过计数器监控数据量。 在图像处理中，F