关于verilog中if与case语句不完整产生锁存器的问题
在很多地方都能看到,verilog中if与case语句必须完整,即if要加上else,case后要加上default语句,以防止锁存器的发生,接下来就来说说其中原因。 一,什么是锁存器?锁存器与触发器的区别。 锁存器与触发器最大的区别在于,锁存器是电平触发,而触发器是边沿触发。锁存器在不锁存数据时,输出随输入变化;但一旦数据锁存时,输入对输出不产生任何影响。二,为什么语句的不完整
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2014-11-08 17:39:44 ·
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