Makefile是什么？如何编写？怎么写能通用呢？

Makefile是什么？如何编写？怎么写能通用呢？

 

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【from】 http://blog.sina.com.cn/s/blog_3f618d2501019u6v.html

什么是makefile？或许很多Winodws的程序员都不知道这个东西，因为那些 Windows的IDE都为你做了这个工作，但我觉得要作一个好的和professional的程序员，makefile还是要懂。这就好像现在有这么多的HTML的编辑器，但如果你想成为一个专业人士，你还是要了解HTML的标识的含义。特别在Unix下的软件编译，你就不能不自己写makefile 了，会不会写makefile，从一个侧面说明了一个人是否具备完成大型工程的能力。

 

在分享makefile之前不得不先介绍下gcc，Linux系统下的Gcc（GNUCCompiler）是GNU推出的功能强大、性能优越的多平台编译器，是GNU的代表作品之一。gcc是可以在多种硬体平台上编译出可执行程序的超级编译器. 虽然我们称GCC语言的编译器，但使用gcc由C语言源代码文件生成可执行文件的过程不仅仅是编译的过程，而是要经历四个相互关联的步骤∶预处理(也称预编译，Preprocessing)、编译(Compilation)、汇编(Assembly)和连接(Linking)。

 

接下来回来介绍makefile。Makefile到底是什么呢？说的白话点就是程序写完要编译，在linux下用gcc编译，当文件有很多，通过写个makefile，类似脚本，可以自动编译，就不需要手动一个个编译。makefile关系到了整个工程的编译规则。一个工程中的源文件不计数，其按类型、功能、模块分别放在若干个目录中，makefile定义了一系列的规则来指定，哪些文件需要先编译，哪些文件需要后编译，哪些文件需要重新编译，甚至于进行更复杂的功能操作，因为makefile就像一个 Shell脚本一样，其中也可以执行操作系统的命令。makefile带来的好处就是——“自动化编译”，一旦写好，只需要一个make命令，整个工程完全自动编译，极大的提高了软件开发的效率。 make是一个命令工具，是一个解释makefile中指令的命令工具，一般来说，大多数的IDE都有这个命令，比如：Delphi的 make，Visual C++的nmake，Linux下GNU的make。可见，makefile都成为了一种在工程方面的编译方法。

 

Makefile的规则。
     target ... : prerequisites ...                                   
             command
             ...
             ...
     target也就是一个目标文件，可以是Object File，也可以是执行文件。还可以是一个标签（Label），对于标签这种特性，在后续的“伪目标”章节中会有叙述。
     prerequisites就是，要生成那个target所需要的文件或是目标。
     command也就是make需要执行的命令。（任意的Shell命令）
 这是一个文件的依赖关系，也就是说，target这一个或多个的目标文件依赖于prerequisites中的文件，其生成规则定义在 command中。说白一点就是说，prerequisites中如果有一个以上的文件比target文件要新的话，command所定义的命令就会被执行。这就是Makefile的规则。也就是Makefile中最核心的内容。

 

那么makefile怎么写呢？举例说明

如果一个工程有3个头文件，和8个C文件，我们为了完成前面所述的那三个规则，我们的Makefile应该是下面的这个样子的。

    edit : main.o kbd.o command.o display.o \         

              insert.o search.o files.o utils.o          

              cc -o edit main.o kbd.o command.o display.o \     

               insert.o search.o files.o utils.o

     main.o : main.c defs.h            

              cc -c main.c    

     kbd.o : kbd.c defs.h command.h

             cc -c kbd.c

     command.o : command.c defs.h command.h

             cc -c command.c

     display.o : display.c defs.h buffer.h

             cc -c display.c

     insert.o : insert.c defs.h buffer.h

             cc -c insert.c

     search.o : search.c defs.h buffer.h

             cc -c search.c

     files.o : files.c defs.h buffer.h command.h

             cc -c files.c

     utils.o : utils.c defs.h

             cc -c utils.c

     clean :

             rm edit main.o kbd.o command.o display.o \

                insert.o search.o files.o utils.o

反斜杠（\）是换行符的意思。这样比较便于Makefile的易读。我们可以把这个内容保存在文件为“Makefile”或“makefile” 的文件中，然后在该目录下直接输入命令“make”就可以生成执行文件edit。如果要删除执行文件和所有的中间目标文件，那么，只要简单地执行一下 “make clean”就可以了。

在这个makefile中，目标文件（target）包含：执行文件edit和中间目标文件（*.o），依赖文件（prerequisites）就是冒号后面的那些 .c 文件和 .h文件。每一个 .o 文件都有一组依赖文件，而这些 .o 文件又是执行文件 edit 的依赖文件。依赖关系的实质上就是说明了目标文件是由哪些文件生成的，换言之，目标文件是哪些文件更新的。

 在定义好依赖关系后，后续的那一行定义了如何生成目标文件的操作系统命令，一定要以一个Tab键作为开头。记住，make并不管命令是怎么工作的，他只管执行所定义的命令。make会比较targets文件和prerequisites文件的修改日期，如果prerequisites文件的日期要比targets文件的日期要新，或者target不存在的话，那么，make就会执行后续定义的命令。

 

我们可以看到[.o]文件的字符串被重复了两次，如果我们的工程需要加入一个新的[.o]文件，那么我们需要在两个地方加（应该是三个地方，还有一个地方在clean中）。当然，我们的makefile并不复杂，所以在两个地方加也不累，但如果makefile变得复杂，那么我们就有可能会忘掉一个需要加入的地方，而导致编译失败。所以，为了makefile的易维护，在makefile中我们可以使用变量。makefile的变量也就是一个字符串，理解成C语言中的宏可能会更好。

比如，我们声明一个变量，叫objects, OBJECTS, objs, OBJS, obj, 或是 OBJ，反正不管什么啦，只要能够表示obj文件就行了。我们在makefile一开始就这样定义：
 objects = main.o kbd.o command.o display.o \

               insert.o search.o files.o utils.o

    于是，我们就可以很方便地在我们的makefile中以“$(objects)”的方式来使用这个变量了，于是我们的改良版makefile就变成下面这个样子：

     objects = main.o kbd.o command.o display.o \

               insert.o search.o files.o utils.o

     edit : $(objects)

             cc -o edit $(objects

)     main.o : main.c defs.h

             cc -c main.c

     kbd.o : kbd.c defs.h command.h

             cc -c kbd.c

     command.o : command.c defs.h command.h

             cc -c command.c

     display.o : display.c defs.h buffer.h

             cc -c display.c

     insert.o : insert.c defs.h buffer.h

             cc -c insert.c

     search.o : search.c defs.h buffer.h

             cc -c search.c

     files.o : files.c defs.h buffer.h command.h

             cc -c files.c

     utils.o : utils.c defs.h

             cc -c utils.c

     clean :

             rm edit $(objects)

    于是如果有新的 .o 文件加入，我们只需简单地修改一下 objects 变量就可以了。
 GNU的make很强大，它可以自动推导文件以及文件依赖关系后面的命令，于是我们就没必要去在每一个[.o]文件后都写上类似的命令，因为，我们的make会自动识别，并自己推导命令。只要make看到一个[.o]文件，它就会自动的把[.c]文件加在依赖关系中，如果make找到一个whatever.o，那么 whatever.c，就会是whatever.o的依赖文件。并且 cc -c whatever.c 也会被推导出来，于是，我们的makefile 再也不用写得这么复杂。

objects = main.o kbd.o command.o display.o \

               insert.o search.o files.o utils.o

     edit : $(objects)

             cc -o edit $(objects)

     main.o : defs.h

     kbd.o : defs.h command.h

     command.o : defs.h command.h

     display.o : defs.h buffer.h

     insert.o : defs.h buffer.h

     search.o : defs.h buffer.h

     files.o : defs.h buffer.h command.h

     utils.o : defs.h

     .PHONY : clean

     clean :

            rm edit $(objects)

这种方法，也就是make的“隐晦规则”。上面文件内容中，“.PHONY”表示，clean是个伪目标文件。

即然我们的make可以自动推导命令，那么我看到那堆[.o]和[.h]的依赖就有点不爽，那么多的重复的[.h]，能不能把其收拢起来，好吧，没有问题，这个对于make来说很容易，谁叫它提供了自动推导命令和文件的功能呢？来看看最新风格的makefile吧。

objects = main.o kbd.o command.o display.o \

               insert.o search.o files.o utils.o

     edit : $(objects)

             cc -o edit $(objects)

     $(objects) : defs.h

     kbd.o command.o files.o : command.h

     display.o insert.o search.o files.o : buffer.h

     .PHONY : clean

     clean :

             rm edit $(objects)

      这种风格，让我们的makefile变得很简单

 

恩，以上的makefile是从复杂到简单一步步变身，但是实际上makefile的写法变幻很多，下面提供一个通用的makefile,供大家参考

CC = gcc

SUBDIR=$(shell ls –d */)

ELF = main

ROOTSRC=$(wildcard *.c)

ROOTOBJ=$(ROOTSRC:%.c=%.o)

SUBSRC=$(shell find $(SUBDIR) -name '*.c')

SUBOBJ=$(SUBSRC:%.c=%.o)

 

$ELF:$(ROOTOBJ) $(SUBOBJ)

        $(CC) -o $(ELF) $(ROOTOBJ) $(SUBOBJ)

.c.o:

        echo $(@D) $(

        $(CC) -c $(@D)/$(

 

clean:

        rm $(ELF) $(TOPOBJ) $(SUBOBJ)