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文章平均质量分 84
VermouthLeft
这个作者很懒,什么都没留下…
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[STM32/FPGA]软件SPI
[FPGA/STM32]软件SPI接口模块文章目录[FPGA/STM32]软件SPI接口模块SPISPI时序与代码实现FPGASPISPI时序与代码实现FPGA原创 2021-08-07 16:25:26 · 646 阅读 · 2 评论 -
[FPGA]数字等精度频率计设计II
[FPGA]数字等精度频率计设计II[门控信号长度自适应(对上一个的优化)]文章目录[FPGA]数字等精度频率计设计II[门控信号长度自适应(对上一个的优化)]理论分析改进目标改进方案程序设计模块设计代码实现Gate模块Counter模块Calculation模块测试验证继续改进问题改进理论分析改进目标提高低频时的测量速度。改进方案上一篇文章的第二种方案。约定一个门控信号长度上限,比如1s。在输出门控信号时进行clk计时,如果超过1s,则在下一个待测信号上升沿提前结束门控信号。得到门控信号原创 2021-07-23 14:32:05 · 607 阅读 · 0 评论 -
[FPGA]数字等精度频率计设计I
[FPGA]数字等精度频率计[1kHz至5MHz](仅测量模块,没有输出显示模块)文章目录[FPGA]数字等精度频率计[1kHz至5MHz](仅测量模块,没有输出显示模块)理论分析测量实现(都是废话)误差分析等精度法实现程序设计模块设计代码实现Gate门控信号生成模块Counter计数模块计算模块测试验证改进方向问题改进理论分析测量实现(都是废话)要测一个东西的长度,就要找个尺子作为基准去和其他物品相比较,尺子上的刻度就是比较得出的待测物品长度和基准长度单位的倍数关系,从而得到物品的长度。测频率也原创 2021-07-22 19:53:19 · 2046 阅读 · 0 评论 -
[FPGA]DDS与并行ADC、DAC
[FPGA]DDS与并行ADC、DAC文章目录[FPGA]DDS与并行ADC、DAC基础知识高速数据转换器的时钟管理本设计的时钟方案转换器的垂直域(电压、数值)问题工程设计DAC接口ADC接口锁相环顶层设计数据测量与分析SignalTap检测数据频谱分析参数修改修改ROM数据位数修改目标操作步骤修改频率控制修改目标操作步骤结果验证SignalTap数据采集验证频谱分析验证基础知识高速数据转换器的时钟管理ACLK和DCLK的区别用于进行数据转换的ACLK,应尽量高质量最好不要经过FP原创 2021-07-16 11:55:03 · 1850 阅读 · 0 评论 -
[FPGA]DDS电路设计
DDS设计文章目录DDS设计RTL设计DDS核心代码RTL视图验证波形仿真验证问题总结CLK频率、频率字与输出波形的频率补码与DAC,仿真工具的数据类型波表ROM的Verilog代码生成ROM参数调节输出波形开发板测试SignalTap采样测试matlab频谱分析采样数据的保存频谱分析RTL设计DDS核心代码module dds_core_sin( CLK , // clock, posedge valid RST , // reset, high level reset原创 2021-07-12 17:44:23 · 811 阅读 · 0 评论 -
[PFGA]计数器、ROM和DDS数字电路部分设计
[PFGA]计数器、ROM和DDS基础文章目录[PFGA]计数器、ROM和DDS基础DDS简介DDS基本结构设计目标工程设计模块设计计数器模块ROM模块顶层设计逻辑分析计数器的RTL视图ROM的RTL视图数据采集及分析数据显示设置加法器溢出分析(即计数器增量大于64时)正弦波频率分析优化DDS简介Direct Digital Synthesis,DDS,直接数字频率合成。相比模拟电路便宜但不是非常精确,数字电路可以精确地控制频率。DDS基本结构clk -> cnt -> ROM -原创 2021-07-11 15:09:35 · 1098 阅读 · 0 评论 -
[FPGA]多周期移位寄存器设计
[FPGA]多周期移位寄存器设计文章目录[FPGA]多周期移位寄存器设计设计目标基础设计移位寄存器模块设计驱动部分顶层设计实现效果添加方向选择功能移位寄存器模块修改实现效果设计目标设计一个多周期移位寄存器,并实现将一个拨码开关的状态值移位输入到寄存器并顺序移位,再将寄存器的每个比特送至一个LED灯上显示。之后为移位寄存器添加方向选择功能。基础设计移位寄存器模块设计module shift_reg_SIPO( RST , // 异步复位, 高有效 CLK , // 时钟,原创 2021-07-11 12:22:35 · 532 阅读 · 0 评论 -
[FPGA]时间基准电路、SignalTap分段触发采集与0.0s至9.9s计时秒表设计
0.0s至9.9s计时的秒表设计文章目录0.0s至9.9s计时的秒表设计基础:时间基准电路时间基准电路为基础的0至9计数器内部结构仿真SignalTap观测、分段触发采集计时0.0至9.9秒表顶层设计原理图带使能的计数器设计使能复位暂停代码管脚分配Verilog整体代码基础:时间基准电路定时发出一个窄脉冲的电路时序每T时间,生成一个宽度为P时间的脉冲电路的工作时钟的周期为P使用一个计数器可以实现该时序本质上是一个两级计数器级联的的电路结构,第一级计数器生成时间基准信号,第二级计数原创 2021-07-10 21:54:36 · 573 阅读 · 1 评论 -
Quartus基础功能和SignalTap基本使用方法
Quartus基础功能和SignalTap基本使用方法基础:项目创建、编译和下载FPGA译码器组合逻辑2_4译码器计数器波形仿真和SignalTap0-9计数器0-17计数器及signaltap检验0-17计数及方波发生器显示输出显示的问题SignalTap 报错记录基础:项目创建、编译和下载创建和编译比较基本,不写了。指派管脚:查阅板子说明来指派对应管脚;要将不用的管脚设置成三态。设置方法:Assignments -> Settings -> Device -> Devi原创 2021-07-10 21:45:26 · 3054 阅读 · 2 评论 -
Quartus II 9.1报Error: Current license file does not support the EP3C16F484C6 device解决方法
本来破解的文件在signaltap之前是可以正常运行的,但是不能跑signaltap。重新破解之后出现新的问题:Error: Current license file does not support the EP3C16F484C6 device上网搜解决方案:重新破解,没什么用更新破解后 license.dat 文件内的IP地址,也没有用换用32位的软件:用Windows98兼容性打开,在我的电脑上也没用更新 sys_cpt.dll 文件为已经破解好的文件,这个文件是从同学那里拷过来的,换原创 2021-07-10 21:36:44 · 1943 阅读 · 3 评论