Verilog
po_int
这个作者很懒,什么都没留下…
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Verilog杂记
1,时序错误,一个module中写了时序always和组合always,后来把组合的单列出来,好了原创 2018-01-03 15:51:04 · 139 阅读 · 0 评论 -
Verilog 的问题
1,仿真的时候弹出错误,再打开就都有问题Internal Error: Sub-system: AMERGE, File: /quartus/atm/amerge/amerge_kpt_op.cpp, Line: 220http://blog.sina.com.cn/s/blog_7f2ccea301011duz.html删除 工程文件的 db 和 incremental_db文原创 2018-02-05 14:25:48 · 319 阅读 · 0 评论