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fpga时序相关-多周期约束(转载)
在研究了几天约束之后,发现https://www.cnblogs.com/shengansong/archive/2012/05/17/2505918.html这篇文章写的很不错,特此记录,仅用于自己笔记记录:在开篇前先推荐两篇文档,一篇是altera的官方文档 Appling Multicycle Execptions in the TimeQuest Timing Analyzer ,...转载 2018-05-26 10:06:20 · 3639 阅读 · 1 评论 -
fpga时序相关—set_input_delay和set_output_delay
set_input_delay与set_out_delay理解set_input_delay当fpga 外部送入fpga内部寄存器数据时,会有时钟launch clk以及latch clock,前者负责将数据从外部寄存器中送出,后者要在setup和hold都满足的情况下将数据锁入fpga内部寄存器,在这个过程中,如果launch clk将数据送出到达fpga内部寄存器端口,上一次的数据hold t...原创 2018-05-24 23:16:40 · 10753 阅读 · 0 评论