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RSS订阅原创 tcl 方式下载FPGA bit文件
3，将bit文件放置同一目录，名称和download.tcl 名称一致，如sys_wrapper.bit。2，建立tcl文件，名称download.tcl，对应bat文件内容。4，双击bat文件，，等待下载完毕。1，建立bat文件，内容如下。可以在此基础上进行功能扩展！
2023-12-23 14:03:51
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原创 Verilog ：Generate
与if-generate类似，case-generate也可用于从几个块中有条件地选择一个代码块。它的用法类似于基本case语句，并且if-generate中的所有规则也适用于case-generate块。Generate语句常用于编写可配置的、可综合的RTL的设计结构。它可用于创建模块的多个实例化，或者有条件的实例化代码块。声明的索引变量被用作整数用来判断generate循环。声明中声明循环中使用的索引变量名，然后才能使用它。声明可以是generate结构的内部或外部区域。
2023-12-23 10:00:00
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原创 XILINX FPGA芯片命名规则解释
C代表的是温度等级Temperature grade ，这里是商用(Commercial)，如果是I 就是工业用。-2表示速度等级，对于Xilinx FPGA 来说，一般有-1，-2，-3三个等级，值越大，速度越高。XC7A100T是芯片型号，表示属于Xilinx公司的A7系列的芯片，
2023-12-22 19:24:21
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原创 Xilinx FPGA HP/HR/HD BANK
HP Bank，应用于高性能也就是速度比较高的场景，比如DDR或者其它高速差分总线（不是gtx），由于速率比较高，应用于低速I/O的场景，最高速率限制在250M以内，最高电压也是支持到3.3V。表示支持宽范围 I/O standards，最高能够支持到3.3V的电压。有HP Bank、HR Bank和HD Bank。7系FPGA只有HP和HR bank，Bank电压最高也只能到。
2023-12-22 19:21:36
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原创 将代码文件直接添加到BD
或者 右键 add module to block design。此方式类似一般打包IP，但不能包含dcp文件。如若顶层内含有一般IP，转成xci格式！
2023-12-20 21:46:24
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原创 BIT文件校验与回读
使用VIvado tcl命令可以回读程序，可以生成ASCII和二进制两种格式！另外：软件可以永久禁止回读，通过配置寄存器禁止JTAG访问。校验的前提是生成mask file。
2023-12-20 21:26:31
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原创 Vivado软件及对应第三方软件版本
如modelsim/matlab/Synopsys Synplify/Synplify Pro 等。Vivado 每个版本对应的第三方工具版本是不一致的，可能出现兼容性问题！Compatible Third-Party Tools 章节。使用不同版本Vivado，请参考官方文档为 ug973。
2023-12-20 21:02:30
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原创 编辑和修改官方IP核
在某些情况下，需要修改官方IP核。由于vivado版本不同，方法步骤也不尽相同，，具体参考软件使用版本对应文档。Editing or Overriding IP Sources 章节。本章节不具体介绍方法步骤！具体参考文档为UG896。
2023-12-20 20:56:40
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原创 CPU多线程（WIN）
Vivado\2022.2\scripts 文件夹。内容：set_param general.maxThreads 8。建立文件并命名 Vivado_init.tcl。
2023-12-20 19:48:37
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原创 网口更新FPGA程序,纯逻辑方式
本设计通过IP方式将BIN文件烧写至flash，包含不在Vivado 软件flash，例如国产flash。1，如果fpga 原程序存在基于此IP程序，打开软件界面会自动读取板卡。5，限制：实现此功能必须集成IP。且首次需使用下载器下载或者烧写包含IP程序。此IP 接口为RGMII 支持DHCP,ARP,UDP等一些列功能。2，设置好下载bin文件，选择烧写，校验，重启等。3 ，等待烧写完成，fpga自动重启。4，此IP部分功能还不完善。硬件平台:PRO_A7。
2023-12-19 21:36:59
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空空如也
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