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RSS订阅原创 [硬件接口] HDMI
HDMI（High-Definition Multimedia Interface，高清多媒体接口）是一种用于传输未压缩数字音视频信号的接口，广泛应用于电视、显示器、投影仪、游戏机等设备。本文档详细介绍标准HDMI Type-A连接器（19针）的硬件管脚定义及其功能。
2025-05-14 10:30:00
741
原创 [硬件接口] DisplayPort（DP）
DisplayPort（DP）接口是一种高带宽数字音视频传输接口，广泛应用于显示器、笔记本电脑和显卡等设备。
2025-05-14 10:00:00
776
原创 [下载器] smartlynq
SmartLynq 是一款多功能调试和编程工具，适用于 Xilinx FPGA 和相关嵌入式系统开发。它通过 USB 或以太网接口与主机连接，并通过标准 JTAG 接口与目标电路板交互。SmartLynq 提供了比上一代线缆（如 Platform Cable USB II）更高的数据吞吐量，编程和调试速度更快，广泛应用于 FPGA 开发、嵌入式软件调试和系统性能优化。SmartLynq 是一款功能强大且灵活的 FPGA 下载器，适合 Xilinx FPGA 的开发者和嵌入式系统工程师。
2025-05-13 15:05:22
980
原创 [硬件接口] VGA
VGA（Video Graphics Array，视频图形阵列）接口是一种模拟视频传输接口，广泛用于早期显示器、投影仪和计算机显卡。VGA通过模拟信号传输RGB颜色信息和同步信号，适用于较低分辨率的显示需求。
2025-05-13 13:49:37
481
原创 [VIDEO] Sensor Demosaic
Xilinx LogiCORE™ IP Sensor Demosaic 核（PG286）是一个优化的硬件模块，设计用于将图像传感器捕获的拜耳（Bayer）或 RAW 格式的子采样颜色数据重建为完整的 RGB 图像。该 IP 核通过去马赛克（Demosaic）或去拜耳（Debayer）算法，插值生成每个像素缺失的颜色分量，适用于数字相机系统常用的拜耳滤色器模式。
2025-05-13 10:32:59
801
原创 [基础 IP] Multiply Adder(乘法器)
Xilinx Multiply Adder IP (乘法加法器 IP) 是 AMD Xilinx 提供的一个高性能 LogiCORE™ IP 核，广泛用于数字信号处理 (DSP) 和其他需要高效乘法和加法运算的场景。该 IP 核能够对两个操作数进行乘法运算，并将全精度乘积与第三个操作数进行加法或减法运算。它利用 FPGA 的 Xtreme DSP™ 切片 (DSP48 或 DSP58) 实现高效运算，支持多种配置以满足不同应用需求。
2025-05-12 14:45:00
1043
原创 [AXIS] AXI4-Stream Verification
AXI4-Stream Verification IP是一款功能强大且易用的验证工具，专为 AXI4-Stream 接口的仿真和验证设计。其支持主、从和透传三种模式，提供激励生成、协议检查和事务监控功能，显著简化了自定义 RTL 设计的验证流程。该 IP 核以 SystemVerilog 实现，兼容主流仿真器和验证方法学，广泛应用于视频处理、信号处理、网络数据包处理和 SoC 验证等领域。
2025-05-12 14:30:00
1263
原创 [AXIS] AXI4-Stream Switch
AXI4-Stream Switch IP 是一款功能强大且灵活的 AXI4-Stream 基础设施 IP 核，专为多路数据流路由设计。其支持 TDEST 和控制寄存器两种路由模式，低延迟、高吞吐量的特性，以及与 AXI4-Stream 协议的完全兼容性，使其在视频处理、信号处理、网络数据包处理和 SoC 集成等领域具有广泛应用前景。
2025-05-12 10:09:06
704
原创 [AXIS] AXI4-Stream Subset Converter
AXI4-Stream Subset Converter IP 是一款灵活且高效的 AXI4-Stream 基础设施 IP 核，专为解决信号集不兼容问题而设计。其支持信号的添加、删除和重新映射，低延迟的组合逻辑设计，以及与 AXI4-Stream 协议的完全兼容性，使其在视频处理、信号处理、网络数据包处理和 SoC 集成等领域具有广泛应用前景。
2025-05-12 10:05:41
635
原创 Xilinx FPGA下载器对比
下载器描述目标用户Xilinx传统JTAG下载器，支持基础FPGA配置和调试，兼容Vivado和ISE环境。基础用户、小型项目开发者SmartLynqXilinx高性能调试工具，支持JTAG和以太网，适用于复杂FPGA和SoC调试。中高端用户、复杂系统开发SZ901第三方高性能调试工具，支持JTAG和以太网，适用于复杂FPGA和SoC调试。中高端用户、中大型项目、批量测试SmartLynq+SmartLynq升级版，支持更高速度和复杂系统（如Versal），增强调试功能。
2025-05-11 15:43:32
551
原创 [AXIS] AXI4-Stream Register Slice
AXI4-Stream Register Slice IP 是一款轻量级且高效的 AXI4-Stream 基础设施 IP 核，专为优化时序和信号同步而设计。其通过插入寄存器管道缩短关键路径、提高最大时钟频率，并以固定低延迟透明传递所有 AXI4-Stream 信号，使其在视频处理、信号处理、网络数据包处理和 SoC 集成等领域具有广泛应用前景。
2025-05-11 14:15:00
646
原创 [AXIS] AXI4-Stream Protocol Checker
AXI4-Stream Protocol Checker IP（PG145）是一款功能强大且高效的 AXI4-Stream 协议验证工具，专为监控和检测 AXI4-Stream 接口的协议违规而设计。其基于 ARM AMBA 4 协议断言的可合成实现、低资源占用和高性能特性，以及灵活的配置和报告机制，使其在视频处理、信号处理、网络数据包处理和 SoC 集成等领域成为不可或缺的调试工具。
2025-05-11 13:15:00
940
原创 [AXIS] AXI4-Stream Infrastructure RTL
AXI4-Stream Infrastructure RTL IP 是一款轻量级且高度可定制的 AXI4-Stream 基础设施 IP 核，以 RTL 源码形式提供，支持信号直通、丢弃、添加和重新映射等功能。其最小资源占用、低延迟设计和灵活的 RTL 修改能力，使其在资源受限、协议调整或定制化设计场景中具有独特优势，广泛应用于视频处理、信号处理、网络数据包处理和 SoC 集成等领域。
2025-05-11 10:30:00
761
原创 [AXIS] AXI4-Stream Infrastructure
数据流调整数据宽度转换（Data Width Converter）、信号子集处理（Subset Converter）。确保上下游模块的接口兼容性。数据流缓冲数据缓冲（Data FIFO）、突发吸收、背压管理。平滑数据流，适应速率差异。时钟域管理跨时钟域传输（Clock Converter、Data FIFO）。支持异步时钟域，确保数据同步。数据流分发与合并数据分发（Broadcaster）、数据合并（Combiner）。支持多路输入/输出场景，如视频流或信号处理。时序优化。
2025-05-11 09:00:00
813
原创 [AXIS] AXI4-Stream Data Width Converter
AXI4-Stream Data Width Converter IP 是一款高效、灵活的 AXI4-Stream 基础设施 IP 核，专为数据宽度转换而设计。其支持 Upsizing 和 Downsizing、低延迟的组合逻辑设计以及可选的寄存器管道功能，使其在视频处理、信号处理、网络数据包处理和 SoC 集成等领域具有广泛应用前景。
2025-05-10 14:15:00
936
原创 [AXIS] AXI4-Stream Data FIFO
AXI4-Stream Data FIFO IP 是一款功能强大且灵活的 AXI4-Stream 基础设施 IP 核，专为数据流缓冲和跨时钟域传输而设计。其支持块存储器和分布式存储器两种实现方式、可配置的 FIFO 深度和信号宽度，以及 FWFT 和状态监控功能，使其在视频处理、信号处理、网络数据包传输和 SoC 集成等领域具有广泛应用前景。
2025-05-10 13:00:00
784
原创 [AXI] AXI Virtual FIFO Controller
AXI Virtual FIFO Controller IP（PG038）是一款高效的互连基础架构软核，支持通过 AXI4 和 AXI4-Stream 协议利用外部 DRAM 实现多通道虚拟 FIFO 存储。其多通道支持、大容量缓冲和高性能仲裁使其成为信号处理、视频流传输和网络数据包处理的理想选择，特别适合 BRAM 资源有限的小型 FPGA 和复杂 SoC 系统。用户在配置时需注意通道数量、内存分配和TKEEPTLAST管理，合理优化突发长度和时钟设置，并通过仿真验证数据流和仲裁性能。
2025-05-10 10:30:00
1751
原创 [AXI] AXI Verification
AXI Verification IP（PG267）是一款功能强大的验证软核，支持 AXI4、AXI3、AXI4-Lite 和 AXI4-Stream 协议，通过主设备、从设备和直通模式的灵活仿真，提供协议检查、事务生成和覆盖率分析，显著简化 AXI 接口的验证流程。其基于 SystemVerilog 和 UVM 的实现，配合 Vivado 和第三方仿真器，广泛应用于复杂 SoC 系统、视频处理和 PCIe 通信的验证。
2025-05-10 09:00:00
911
原创 [AXI] AXI VDMA
AXI VDMA IP（PG020）是一款高性能的视频 DMA 软核，支持 AXI4 和 AXI4-Stream 协议，通过双通道 DMA 引擎和灵活的帧管理，实现内存与视频处理模块间的高效数据传输。其动态分辨率支持、高带宽传输和中断控制使其成为视频处理、嵌入式视觉和显示系统的核心组件，广泛应用于 Zynq SoC、Versal 和 UltraScale+ 设计。用户在配置时需注意接口参数、帧同步模式和时钟管理，合理优化突发长度和中断处理，并通过仿真验证传输性能。
2025-05-09 14:15:00
769
原创 [AXI] AXI SmartConnect
AXI SmartConnect IP（PG247）是一款高性能的 AXI 互连软核，支持 AXI4、AXI3、AXI4-Lite 和 AXI4-Stream 协议，通过动态拓扑优化、协议转换、数据宽度转换和时钟域转换，简化复杂 SoC 系统设计。其低延迟、高吞吐量和灵活配置使其成为 Zynq MPSoC、Versal 架构、视频处理和 PCIe 通信的理想选择。用户在配置时需注意协议类型、接口数量、时钟设置和地址映射，合理优化流水线和仲裁策略，并通过仿真验证互连性能。
2025-05-09 13:00:00
1687
原创 [AXI] AXI Sideband Formatter Utility
AXI Sideband Formatter Utility 专为在 AXI 内存映射接口（AXI4、AXI3、AXI4-Lite）中插入和恢复侧带信息（Sideband Information）设计，通过 AXI USER 信号在 AXI 网络中传输额外信息，如奇偶校验（Parity）或主设备 ID（SMID）。它利用 AXI SmartConnect IP 在任意网络拓扑和事务转换中传播 USER 信号的能力，广泛应用于需要增强 AXI 接口信息内容的嵌入式系统，如 Zynq SoC、PCIe 通信和复
2025-05-09 10:00:00
648
原创 [AXI] AXI Register Slice
AXI Register Slice IP是一款高效的时序优化软核，支持 AXI3、AXI4、AXI4-Lite 和 AXI4-Stream 协议，通过插入寄存器切片缩短关键路径，提升系统频率和布线灵活性。其灵活的切片模式（Fully Registered、Light Weight、Single Slice、Bypass）满足不同延迟和资源需求，广泛应用于高频率设计、视频处理、复杂 SoC 系统和长距离布线场景。
2025-05-09 09:00:00
815
原创 [AXI] AXI Protocol Checker
AXI Protocol Checker IP（PG101）是一款轻量高效的 AXI 接口监控工具，支持 AXI3、AXI4 和 AXI4-Lite 协议的合规性检查，通过实时信号采样、协议规则验证和错误报告，帮助用户快速定位协议违规问题。其低资源占用、灵活配置和强大调试功能使其成为 FPGA 和 SoC 设计中不可或缺的验证工具，广泛应用于 IP 开发、系统调试和生产测试。
2025-05-08 13:30:00
961
原创 [AXI] AXI Protocol Converter
AXI Protocol Converter IP（PG199）是一款高效的协议转换软核，支持 AXI4、AXI3 和 AXI4-Lite 协议之间的无缝互操作，通过突发分割、信号映射和数据通路优化，确保主从设备之间的正确通信。其低延迟设计、灵活配置和广泛兼容性使其成为 FPGA 和 SoC 设计中的关键组件，广泛应用于混合协议系统、视频处理、Zynq SoC 集成和遗留系统升级。用户在配置时需注意协议类型、数据宽度和突发设置，合理连接主从接口，并通过仿真验证转换正确性和数据完整性。
2025-05-08 13:00:00
819
原创 [AXI] AXI MMU
AXI MMU（以 ARM SMMU 为例）是 AXI 系统中实现虚拟地址转换和内存保护的关键组件，通过翻译控制单元、TLB、内存保护和 AXI 接口模块，支持虚拟内存、多任务和安全访问。其与 AXI4 协议无缝集成，广泛应用于 Zynq SoC、DMA 虚拟化、视频处理和多任务操作系统等场景。用户在配置时需注意页面表、TLB 和 StreamID 的设置，合理选择时钟模式和数据宽度，并通过仿真验证地址转换和权限控制的正确性。
2025-05-08 10:45:00
549
原创 [AXI] AXI MM2S Mapper
AXI MM2S Mapper IP（作为 AXI VDMA 的子模块，PG102）是一款高效的内存映射到流映射软核，专为 AXI4 和 AXI4-Stream 协议设计，支持从内存读取数据并转换为流式输出。其通过行缓冲、帧同步和突发传输功能，满足视频处理、图像处理和实时数据流等高吞吐量应用需求。用户在使用时应注意帧参数、行缓冲深度和时钟域配置，合理设置分辨率和步幅，并通过仿真验证传输性能和帧同步正确性。
2025-05-08 09:30:00
603
原创 [AXI] AXI MCDMA
AXI MCDMA IP（PG288）是一款高性能多通道 DMA 软核，支持最多 16 个独立通道，结合 AXI4 和 AXI4-Stream 协议，实现内存映射域与流域之间的高效数据传输。其通过分散-聚集、灵活仲裁和多时钟域支持，满足视频处理、信号处理、网络通信和数据采集等复杂应用需求。用户在配置时需注意通道数、数据宽度、仲裁策略和描述符管理，合理选择时钟模式，并通过仿真验证多通道传输和 SG 功能的正确性。
2025-05-07 14:00:00
686
原创 [AXI] AXI Interconnect
AXI Interconnect IP（PG059）是一款功能强大的 AXI 互联软核，专为 AXI4、AXI3 和 AXI4-Lite 协议设计，提供多主多从的灵活路由功能。其通过模块化设计（Crossbar、Data Width Converter、Clock Converter 等），支持协议转换、宽度转换、时钟域转换和稀疏连接，结合高性能仲裁和流水线优化，广泛应用于多核处理器系统、视频处理、信号处理和 SoC 集成等领域。
2025-05-07 13:30:00
1788
原创 [AXI] AXI Interconnect RTL
AXI Interconnect 的 RTL 实现采用模块化设计，核心是一个可配置的交叉开关（Crossbar），周围集成功能模块如数据宽度转换器、协议转换器、时钟域转换器和寄存器切片。顶层模块顶层模块为，封装所有子模块逻辑。通过 Verilog 参数（Parameters）和接口信号定义主接口（Sxx_AXI）、从接口（Mxx_AXI）、时钟和复位信号。支持 1-16 个主接口（S00_AXI 到 S15_AXI）和 1-16 个从接口（M00_AXI 到 M15_AXI）。模块化设计。
2025-05-07 10:45:00
1343
原创 [AXI] AXI Firewall
AXI Firewall 专为保护 AXI 内存映射接口设计，旨在防止下游网络（Master Interface，MI）的协议违规或超时挂起（Timeout Hangs）对上游网络（Slave Interface，SI）造成影响，避免主机系统崩溃。它在 FPGA 和 SoC 系统设计中广泛应用，特别是在需要高可靠性和容错能力的场景，如 PCIe 通信、DMA 传输和复杂多核系统。
2025-05-07 09:30:00
877
原创 [AXI] AXI DMA
AXI DMA IP（PG021）是一款功能强大的直接内存访问软核，专为 AXI4 和 AXI4-Stream 协议设计，支持内存映射域和流域之间的高吞吐量数据搬运。其通过 MM2S 和 S2MM 通道、分散/聚集模式、多通道支持和数据重新对齐功能，满足视频处理、信号处理、网络通信和硬件加速等复杂应用需求。用户在使用时应根据应用需求选择传输模式、数据宽度和时钟配置，合理管理描述符和中断，并通过仿真验证传输性能和协议合规性。
2025-05-06 13:30:00
1462
原创 [AXI] AXI Datamover
AXI Datamover IP（PG022）是一款高效的 AXI 数据搬运软核，专为 AXI4 内存映射域和 AXI4-Stream 域之间的高吞吐量传输设计。其通过 MM2S 和 S2MM 通道、命令驱动接口和字节级数据重新对齐功能，支持 4 KB 边界保护、自动突发分区和不定长传输，广泛应用于 DMA 系统、视频处理、信号处理和网络数据包处理等领域。
2025-05-06 12:30:00
766
原创 [AXI] AXI Data Width Converter
AXI Data Width Converter IP（PG059）是一款高效的 AXI 数据宽度转换软核，专为 AXI4 和 AXI4-Lite 协议设计，支持宽到窄和窄到宽的数据宽度转换。其通过打包/解包逻辑、异步 FIFO 和寄存器切片，提供高吞吐量、低延迟的传输，广泛应用于多核处理器系统、视频处理、信号处理和 SoC 集成等领域。用户在使用时应注意宽度转换比、突发长度调整和时钟域配置，合理选择 FIFO 深度和寄存器切片，并通过仿真验证转换性能和协议合规性。
2025-05-06 10:30:00
1813
原创 [AXI] AXI Data FIFO
AXI Data FIFO IP（PG085）是一款高效的 AXI4-Stream 数据缓冲软核，专为吸收突发传输、速率差异或跨时钟域传输设计。其支持标准 FIFO 和数据包模式，提供可配置的深度和存储类型，结合同步和异步时钟支持，广泛应用于视频处理、信号处理、网络数据包处理和跨时钟域传输等领域。用户在使用时应根据应用需求选择 FIFO 深度、存储类型和时钟模式，合理规划时钟频率，并通过仿真验证数据流稳定性和协议合规性。
2025-05-06 09:30:00
1491
原创 [FPGA AXI IP] AXI Crossbar
AXI Crossbar IP（PG059）是一款功能强大的 AXI 互联软核，专为多主多从的 AXI4、AXI3 和 AXI4-Lite 协议设计，提供灵活的交叉开关路由功能。其支持协议转换、宽度转换、时钟域转换和稀疏连接，结合高性能仲裁和流水线优化，广泛应用于多核处理器系统、视频处理、信号处理和 SoC 集成等领域。用户在使用时应注意仲裁策略、地址映射和时钟域配置，并通过仿真验证路由性能和协议合规性。
2025-05-05 13:30:00
2305
原创 [AXIS] AXI4-Stream Clock Converter
AXI4-Stream Clock Converter IP 是一款功能强大且灵活的 AXI4-Stream 基础设施 IP 核，专为跨时钟域数据传输而设计。其支持 FIFO 和寄存器管道两种实现方式，能够满足高吞吐量和低延迟的不同应用需求。凭借对 AXI4-Stream 协议的完整支持、可配置的信号宽度和深度，该 IP 核在视频处理、信号处理和 SoC 集成等领域具有广泛应用前景。
2025-05-05 13:00:00
1176
原创 [AXIS] AXI4-Stream Combiner
AXI4-Stream Combiner IP 是一款高效、灵活的 AXI4-Stream 基础设施 IP 核，专为将多个较窄的数据流拼接为单一较宽数据流而设计。其支持 2-16 个从接口、零延迟的组合逻辑设计以及可选的错误检测功能，使其在视频处理、信号处理和数据聚合等领域具有广泛应用前景。用户在使用时应注意输入数据流的同步、主从接口的正确配置以及下游设备的背压管理，并通过仿真验证设计可靠性。
2025-05-05 11:15:00
811
原创 [FPGA AXI IP] AXI Clock Converter
AXI Clock Converter IP（PG065）是一款高效的 AXI 协议桥接软核，专为跨时钟域的 AXI4 和 AXI4-Lite 事务设计。其支持同步和异步时钟模式，通过 FIFO 或轻量级同步机制实现高吞吐量或低延迟的传输，广泛应用于多时钟域 SoC 系统、视频处理、信号处理和网络通信等领域。
2025-05-05 10:30:00
1136
1
原创 [FPGA AXI IP] AXI Chip2Chip
AXI Chip2Chip IP（PG067）是一款高效的 AXI 协议桥接软核，专为多设备 SoC 系统设计，支持 FPGA 和 SoC 之间的低引脚数、高性能通信。其通过通道复用、宽度转换和多 PHY 支持（Aurora、SelectIO），实现 AXI4 和 AXI4-Lite 接口的透明桥接，广泛应用于多 FPGA 系统、Zynq SoC 集成、实时视频处理和网络通信等领域。
2025-05-04 13:30:00
780
原创 [AXIS] AXI4-Stream Broadcaster
AXI4-Stream Broadcaster IP 是一款高效、灵活的 AXI4-Stream 基础设施 IP 核，专为单一数据流到多输出数据流的复制而设计。其零延迟的组合数据路径、支持 2-16 个输出接口以及可选的 TDATA/TUSER 重映射功能，使其在视频处理、信号处理和数据包广播等领域具有广泛应用前景。
2025-05-04 13:15:00
951
FPGA开发UART IP
2025-04-26
【FPGA开发工具】SZ901多路FPGA网络下载器使用指南
2025-04-23
空空如也
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