![](https://img-blog.csdnimg.cn/20201014180756918.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
FPGA基本逻辑电路
文章平均质量分 88
qian_123456
这个作者很懒,什么都没留下…
展开
-
xilinx FIFO IP核问题笔记
在FIFO的应用过程中,由于场景需要,在非空的下一个时钟才使得rd_en置1,导致出现问题。rd_en<=~empty;如果数据的输出有效按照以前的只是使用rd_en,dat_vld=rd_en,dat_out=dout,那么当当前时钟rd_en=0,empty=0,下一个时钟rd_en=1,empty=1。就会出现当前数据,即D3保持出现在两个时钟周期中比较好的做法是dat_vld=rd_en & valid,这样D3就不会在两个时钟周期中出现了。...原创 2020-12-17 11:16:28 · 920 阅读 · 0 评论 -
AR# 64542 [DRC PLIDC-3] IDELAYCTRLs in same group have conflicting connections:
AR# 64542[DRC PLIDC-3] IDELAYCTRLs in same group have conflicting connections:实例化同一个selectio核会报这个问题。官方给的解决思路:SolutionTo work around this issue you will need to edit the IODELAY_GROUP constraint in HDL and over-ride it with XDC constraints.To ed原创 2020-10-10 20:58:55 · 4313 阅读 · 2 评论 -
内存rank概念和区分
1:什么是RANK?答:CPU与内存之间的接口位宽是64bit,也就意味着CPU在一个时钟周期内会向内存发送或从内存读取64bit的数据。可是,单个内存颗粒的位宽仅有4bit、8bit或16bit,个别也有32bit的。因此,必须把多个颗粒并联起来,组成一个位宽为64bit的数据集合,才可以和CPU互连。生产商把64bit集合称为一个物理BANK(Physical BANK),简写为P-BAN...转载 2019-10-26 07:56:43 · 612 阅读 · 0 评论 -
DDR地址和容量计算、Bank理解
转载:https://blog.csdn.net/EdwardBao1993/article/details/89677156DDR3 地址线DDR3为减少地址线,把地址线分为行地址线和列地址线,在硬件上是同一组地址线;地址线和列地址线是分时复用的,即地址要分两次送出,先送出行地址,再送出列地址。 一般来说列地址线是10位,及A0...A9;行地址线数量根据内存大小,BA...转载 2019-10-26 07:34:39 · 2648 阅读 · 0 评论 -
Z-Turn(ZYNQ)板卡移植petalinux操作系统(转载)
转载:https://blog.csdn.net/EdwardBao1993/article/details/89677156转载 2019-10-17 20:20:24 · 436 阅读 · 0 评论