VHDL中std_logic_vector与std_logic有什么区别?
std_logic_vector 是标准逻辑矢量,定义的是长度大于1的变量,需要确定赋值方向 (n downto 0) or (0 downto n)。std_logic 是长度为1的逻辑 与bit 相似,只是 bit 只能是'0 ’和'1‘ 而 std_logic有以下九种状态:U'--初始值,'X'--不定,'0'--0,'1'--1,'Z'--高阻,'W'--弱信号不定,'L'--弱信号0,...
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2019-09-14 18:03:43 ·
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