cache-verilog.zip
cache-verilog.zip是I-cache和d-cache的verilog实现
AES-T1700.zip
硬件AES-T1700密码算法核的verilog实例,可用于FPGA
AES-T1500.zip
硬件AES-T1200密码算法核的verilog实例,可用于FPGA
AES-T1200.zip
该资源是一个AES硬件密码算法核的verilog实现,可用于FPGA设计
BasicRSA_latest.tar
RSA是目前主流的加密算法。该资源是RSA可调的VHDL/verilog的实现。亲测可用
JTAG_DBG.zip
本资源是用与硬件开发的JTAG、DBG的verilog/VHDL实现。其中包括JTAG-master,JTAG-salve,DBG。
rsa 测试代码
baisc RSA testbench, 可以随意改动其密钥的位数。仿真可以采用modelsim