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转载 门控时钟、使能时钟的实现
在编写FPGA的时候我们常常会遇到这样的问题:全局时钟的频率太高了,某些模块需要频率更低的时钟来驱动,总是调用pll太浪费资源了。现在说说这种时候该怎么办1. 门控时钟分频门控时钟就是通过计数的方式来实现对全局时钟的分频,满足你对低频时钟的需求。基于计数器的分频器不说了太基础了,现在说说非整数分频怎么实现。非整数分频有两种方法,分别为交错法和累加法。a. 交错法
2017-10-27 20:19:37 4156
转载 verilog实现奇数倍分频
verilog实现奇数倍分频在学习FPGA的过程中,最简单最基本的实验应该就是分频器了,同时分频器也是FPGA设计中使用频率非常高的基本设计之一,尽管在芯片厂家提供的IDE中集成了锁相环IP,如altera 的PLL,Xilinx ISE的DLL或者vivado中的clock来进行时钟的分频,倍频以及相移。但是对于时钟要求不高的逻辑,通过语言进行时钟的分频相移显得十分方
2017-10-27 17:32:18 2316 2
转载 异步FIFO设计
需求说明:Verilog设计内容 :异步FIFO设计来自 :时间的诗原文:http://www.cnblogs.com/BitArt/archive/2013/04/10/3010073.html本文大部分内容来自Clifford E. Cummings的《Simulation and Synthesis Techniques f
2017-10-23 20:03:04 751
向日葵软件,官方直接安装版,附带安装使用教程
2021-06-30
GlobalTourism.zip
2019-08-28
2019年华为网络技术大赛笔记
2019-08-28
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2018-05-07
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2018-04-26
空空如也
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