2017年11月_是这耀眼的瞬间

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转载 AXI总线简介

转载一篇 AXI总线简介博客，内容个人感觉很好，收获很大原文链接 http://www.cnblogs.com/lkiller/p/4773235.html原文内容：0.绪论AXI是高级扩展接口，在AMBA3.0中提出，AMBA4.0将其修改升级为AXI4.0。AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream

2017-11-28 21:53:08 793

转载一步一步开始FPGA逻辑设计 - 高速接口之PCIe

写在前面近两年来和几个单位接触下来，发现PCIe还是一个比较常用的，有些难度的案例，主要是涉及面比较广，需要了解逻辑设计、高速总线、Linux和Windows的驱动设计等相关知识。这篇文章主要针对Xilinx家V6和K7两个系列的PFGA，在Linux和Windows两种系统平台下，基于Xilinx的参考案例XAPP1052的基础上，设计实现了总线主控DMA（Bus Master

2017-11-28 11:10:48 3269

转载 FPGA设计-时序约束（中篇-实例分析）

上一篇已经简单的介绍了时序，本文将会以一个ADC实例简单粗暴的进行分析；现有一块ADC连接到FPGA上，需要在FPGA上实现高速数据的读取，那么第一步自然就是完成可靠的硬件连线，其中需要注意的是：1. 注意信号的完整性，尽可能的避免边沿退化；这两区分两个概念： i. 高速信号，指的是信号翻转，由高电平到低电平或者反之所耗得时间非常小；可能一个1MHz的TT

2017-11-24 20:31:05 4141 1

转载 FPGA设计-时序约束（上篇，理论篇）

FPGA方面的心得，将会由以下几个方面进行总结：1. FPGA时序约束以及高速ADC约束实例2. TDC进位延时链设计以及研究3. TDC的精度以及自动校正算法的实现 STA：Static Timing AnalysisSTA（Static Timing Analysis，即静态时序分析）在实际FPGA设计过程中的重要性是不言而喻的，其作

2017-11-24 20:27:36 741

转载 FPGA中亚稳态

1. 应用背景1.1 亚稳态发生原因在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时

2017-11-20 22:00:37 1185

翻译 javaweb 简单分页

JavaWeb中的简单分页这次主要是讲解一下通过登录后对得到的数据进行分页，首先我们新建一个登录页面login.jsp，因为我们主要学习一下分页，所以登录验证的部分不再阐述，主要代码如下：1 form action="pageServlet">2 用户名:input type="text" name="username">br>3

2017-11-19 15:06:00 307

转载 FPGA 查找表和寄存器等详解

1.FPGA-现场可编程门阵列　　每一块FPGA芯片都是由有限多个带有可编程连接的预定义源组成来实现一种可重构数字电路。　　图1.FPGA不同构成　　FPGA芯片说明书中，包含了可编程逻辑模块的数量、固定功能逻辑模块（如乘法器）的数目及存储器资源（如嵌入式RAM）的大小。FPGA芯片中还有很多其它的部分，但是以上指标通常是为特定应用选择和比较FPGA时，最重要的参考

2017-11-16 21:20:43 27402 1

原创 vivado申请和添加官网上的IP

今天博主在练一个kc705的案例时，终于知道了怎么获取官网的IP核，以及怎么安装进去vivado里，虽然官网上有相关教程，但是全是英文的，看起来费时费力。这个联系项目需要这三个license，否则在生成bitstream时报错： "vivado warning :IP license key 'tri_mode_eth_mac@2014.10' is enabled with a Desig

2017-11-14 11:05:23 8518 2

转载 PCIE_DMA实例三：Xilinx 7系列(KC705/VC709)FPGA的EDK仿真

一：前言好久没写博客了，前段时间有个朋友加微信请教关于PCIe的一些学习方法。本人也不是专家，只是略知一些皮毛。对于大家反馈的问题未必能一一解答，但一定知无不言。以后我会常来博客园看看，大家可以把问题直接在评论区提出来。这篇博客是应部分网友的要求写的，Xilinx升级到7系列后，原来的pcie ip核trn接口统统转换成了axis接口，这可愁坏了之前用xapp1052的朋友，一下子不好用了

2017-11-09 17:30:39 5588 2

转载波特率编程

波特率指数据信号对载波的调制速率，它用单位时间内载波调制状态改变次数来表示[1] 。波特率发生器不是产生波特率时钟的，波特率时钟频率/波特率因子=波特率。波特率发生器的作用是从输入时钟转换出需要的波特率clk一个完整的由verilog实现的波特率发生器：module baud_gen(clk_50MHz, rst_p, bclk);input clk_50MHz; /

2017-11-07 09:40:08 1205

转载 Verilog同步整形电路

CPLD/FPGA同步电路具备最稳定的工作状态和工作性能，因此经常需要将外部输入的异步信号进行同步处理（与系统时钟同步）和整形（将输入信号由不规则波形提取为具备一个时钟周期长的脉冲信号）同步整形的基本方法就是通过时钟对异步信号连续采样得到同步信号，然后由前后两次的同步采样进行逻辑组合得到整形输出。以下是一个利用上升沿完成信号同步整形的设计：module syn_pose

2017-11-06 21:16:28 1834

原创 Verilog实现同步整形电路的原理及代码解析

问题来源：写RS-232串口的时候，涉及到按键处理逻辑模块，需要将“”在板子上按键”这一动作转化为一个脉冲信号。这一过程是通过同步整形电路实现的，精确表述如下：将外部输入的异步信号进行同步处理（与系统时钟同步）和整形（将输入信号由不规则波形提取为具备一个或多个时钟周期长得脉冲信号）。源代码有关片段如下：[cpp] view plain copy

2017-11-06 21:09:28 1916

原创移位寄存器设置移位长度

设地址一共有32位if(addra1 addra2 //延迟16个单位elseaddra2 if(addrb1 addrb2 // 延迟8个单位else addrb2 利用rom来进行延迟操作或者移位操作的时候，通过设置延迟放入的地址，移位寄存器来设置延迟的时长。

2017-11-03 19:58:45 2350

向日葵软件，官方直接安装版，附带安装使用教程

向日葵软件，官方直接安装版，不是那种要下载金山毒霸的，百度上找的都是要下载金山毒霸的，太不纯净了。这个软件就是直接安装，附带安装使用教程

2021-06-30

GlobalTourism.zip

Java信息发布网站项目，包括图上传，新闻稿上传，旅游咨询，酒店预订等模块。适合学习者一起学习采用了spring+springmv+mybatis技术，采用了maven进行项目管理。要不是缺分，我才不会上传。

2019-08-28

2019年华为网络技术大赛笔记

2019年华为网络技术大赛笔记，将公开课的资料进行了整理，全是重点，适合初赛，知识点百分之70都有覆盖，网络技术比赛的题越来越难，19年比18年难得多，所以要提前搜集资料做好准备、

2019-08-28

C语言编程代码合集适合初学者

C语言编程代码合集适合初学者，一共几百个案例，标准注释，从基本的语法到函数的调用再到数据结构都有

2019-08-28

2016华为网络技术精英大赛-复赛学习资料

2016华为网络技术精英大赛-复赛学习资料，大家可以对比每年的题目，感受一下比赛试题的类型和风格

2019-03-12

华为网络技术大赛2018年初赛笔记

华为网络技术大赛2018年初赛笔记，每年都部分题目是固定的类型题，只有部分题目是契合没年的主题。

2019-03-12

opnet仿真软件学习资料共11本

该文件为opnet仿真软件学习资料。一共11本，可用于采用openet作为本科毕业设计的同学，研究生深入学习opnet仿真的同学。

2019-01-17

endnote软件

endnote软件破解版，安装方便。EndNote 是SCI（Thomson Scientific 公司）的官方软件，支持国际期刊的参考文献格式有3776 种，写作模板几百种，涵盖各个领域的杂志。您可以方便地使用这些格式和模板，如果您准备写SCI 稿件，更有必要采用此软件。 ⑵EndNote 能直接连接上千个数据库，并提供通用的检索方式，为您提高了科技文献的检索效率。

2018-05-21