FPGA
仲夏之夜丶微风蝉鸣
In case of termination of the study, people will be over the progress of growth!
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18.07.05 FPGA入门笔记(1)——“二选一多路器”的开发以及入门诸多注意事项
开始下定决心学习FPGA,在这里记录自己每堂课的收获!留给以后的自己和刚刚入门FPGA的朋友,这是对自己的激励,也是对自己的监督! 梅老师的教学前面还有两讲,那两讲的课堂笔记别忘了后续补上! 18.07.05 FPGA开发基本流程1.工程文件夹的排布参考如下。(1)doc文件夹存放文档(项目功能描述等)。(2)img文件夹存放图像文件。(3)prj文...原创 2018-07-05 20:54:10 · 1054 阅读 · 0 评论 -
FPGA最小系统板——MOJO V3 使用感受
板载什么就不多说了,就这几个器件......还有就是颜色,这是官方版的颜色,国内的复刻版板上的颜色只有黑色和白色,是没有绿色的。功能上没有区别。但是官方版要500+,国内版只要170+,选择哪款自己拿捏吧。 s 这块板子虽然本质上就是一块FPGA最小系统板,同时由于FPGA芯片本身价格就较高,网络上一百到二百元的有保障的开发板已经屡见不鲜,但是相对于网络上其...原创 2018-07-18 21:11:54 · 4669 阅读 · 4 评论 -
FPGA最小系统板——MOJO V3 Verilog入门教程之创建你的第一个工程(1)
这里主要是博主通过官网上的英文教程进行学习,再用中文将要点记录下来,加上自己的理解,类似于笔记。开始之前,需要安装MOJO IDE和ISE。首先,你需要一个基础工程文件,它其实类似于引导文件,大家可以到这里或者Github上下载,基础工程文件,并不是特定用于某个工程,而是所有工程都需要,第一节课上将对其中的代码进行些许修改,并实现相应功能。该文件的结构如下:Mojo-Basei...原创 2018-07-19 08:43:54 · 2350 阅读 · 0 评论 -
Verilog_FPGA产生分频时钟的方法
1.使用信号取反得到时钟。2.使用线性序列机得到时钟信号取反可以同时产生上升沿与下降沿,如果还是使用posedge clk就必须使原时钟频率*2,再得到分频时钟,因为要计算的是单位时间内上升沿与下降沿的总和,例如:由50mHz的信号产生12.5mHz的信号,1/50m = 0.00000002s则每过0.00000002s取反操作就必须进行一次,12.5mHz的信号由取反操作得到,每过1/...原创 2018-09-04 08:51:01 · 5727 阅读 · 0 评论