2020数字逻辑期末知识点总结

数字逻辑期末知识点总结

以下用A’ 代替 A非

1.若ABCDE为最小项，则它的逻辑相邻项有5个
解析：逻辑相邻项有：A’ BCDE、AB’ CDE、ABC’ DE、ABCD’ E、ABCDE’

2.目前我们所学的双极型集成电路和单极型集成电路的典型电路分别是TTL门电路和CMOS门电路

3.在Verilog程序设计中，过程内部的语句是顺序语句，而其外部的语句是并行语句

4.将移位寄存器的输出以一定方式反馈到串行输入端可构成环形计数器和扭环形计数器

5.消除竞争冒险的方式：修改逻辑设计、引入选通脉冲、增加滤波电容

6.构成移位寄存器不能采用的触发器为同步触发器

7.存储12位的二进制信息需要12个触发器
解析：n个触发器用于存储n位二进制信息

8.对于TTL或非门，其多余的输入端可以接地
TTL与非门多余输入端可以悬空，悬空相当于接1，但在实际运行电路中，这样电路抗干扰不强。所以，TTL与非门多余输入端一般都接Vcc。

9.触发器总结：
D触发器：特性方程：Q^* = D
RS触发器：特性方程：Q^* =S+R’ Q , RS=0为约束条件
JK触发器：特性方程：Q^* = JQ’ + K’ Q
T触发器: 特性方程：Q^* = TQ’ + T’ Q

10.数码寄存器和锁存器都是由多个D触发器构成，其中寄存器是边沿触发,锁存器是电平触发

11.在Verilog HDL源程序中，assign定义的语句是并行语句

12.三态门的输出有三种状态：高电平、低电平、高阻状态

13.触发器的1态指Q=1,Q’ = 0，0态则相反

14.在各种电路结构的触发器中，边沿RS触发器的抗干扰能力最强，触发器的触发方式中边沿触发的抗干扰能力最强。

15.奇偶校验可以发现奇数位信号出错，比如1，3，5，7，因为两个同时出错后，奇偶性不变。

16.偶检验时，当1的个数为偶数，则监督码为0，当1的个数为奇数，监督码为1
奇校验时，当1的个数为奇数，则监督码为0，当1的个数为偶数时，监督码为1

17.竞争-冒险的产生是有条件的，有竞争不一定产生竞争-冒险。

例题: 有竞争现象就一定会产生尖脉冲。 错，不一定

竞争-冒险概念:由于竞争而在电路的输出端产生于逻辑电平相违背的尖脉冲现象

消除竞争冒险的方式：修改逻辑设计、引入选通脉冲、增加滤波电容

18.共阴极半导体数码管公共端为低电平，共阳极数码管公共端为高电平
因为共阴极数码管公共端为低电平，所以输入信号为1有效，对应的二极管亮

19.(课本P177)n个触发器构成的电路，有2ⁿ 个状态，但是环形计数器只会使用n个作为有效状态，扭环形计数器使用2n个作为有效状态。
例题：某中规模寄存器内有6个触发器，用它构成的扭环型计数器模长为12
因为扭环型是2n个有效状态，6 * 2 = 12

20.若用触发器构成一个24进制的计数器，至少需要 5个触发器
n个触发器用于存储n位二进制信息，由课本P143第8行公式，可知，M<=2ⁿ ，这里M=24，所以n为5

21.根据相加过程中进位方法的不同，二进制加法器可分为逐位进位加法器和超前进位加法器

22.可以作为端口数据流向定义的关键字有：input、inout、output

23.组合逻辑电路特点：(常考判断题)
1）电路任意时刻的输出状态，只取决于该时刻的输入状态，而与该时刻之前的电路输入和输出状态无关
2）不具备存储功能的电路
3）从输出到输入无反馈连接

24.时序逻辑电路特点：(常考判断题)
1）电路任意时刻的输出状态，与该时刻的输入状态有关，与该时刻之前的电路输入和输出状态也有关
2）具备存储功能的电路
3）从输出到输入存在反馈连接

verilog HDL编程

posedge是上升沿
negedge是下降沿

例题：设计一个3变量（A,B,C）的一致判定电路，当A=B=C时，输出F=1，否则输出F=0

module identical(a,b,c,f);
	input a,b,c;   //数据输入端
	output f;       //数据输出端
	reg f;          //说明数据输出变量类型为寄存器型
	always @(a,b,c)  //当a,b或c有任意一个发生变化，则过程执行
		case({a,b,c})
			3'b000:f=1;
			3'b111:f=1;
			default:f=0;
		endcase
endmodule

例题2: 用Verilog HDL编程实现带有使能控制端E的4路选择器

module database(D,A,B,E);
	input[3:0]D; //4路数据输入端
	input B,A;  //地址选择控制端
	output F;   //数据输出端
	reg F;
	always @(D,B,A) begin //当D、B、A中有任意一个变化时
		if(E)F=0;
		else
			case({B,A})
				2'b00: F=D[0];
				2'b01: F=D[1];
				2'b10: F=D[2];
				2'b11: F=D[3];
				default: F=0;
			endcase
	end
endmodule

例题3： 用Verilog HDL编程设计边沿JK触发器
（上升沿）

module JKFF(J,K,Q,QF,CP);
	input J,K,CP;
	output Q,QF;
	reg Q;
	assign QF=~Q;
	always @(posedge CP)
		case({J,K})
			2'b11:Q=~Q;
			2'b10:Q=1;
			2'b01:Q=0;
			default: Q=Q;
		endcase
endmodule