计算机组织与结构

一、填空题

1、冯·诺依曼模型中，存储器是由定长存储单元组成的、按       访问的、          

空间；其存储程序原理是                  以等同地位存放在同一存储器中；其程序流控制思想为下条指令地址由                        产生、程序执行过程为循环的指令执行过程。

2、现代计算机结构中常以           为中心、通过        实现各功能部件互连；CPU中PC寄存器主要用来存放                、IR寄存器主要用来存放                。

3、机器中8位定点表示的无符号整数可表示的数值范围是        至        ，8位定点补码形式表示的有符号纯整数可表示的数值范围是        至        。

4、数据编码1010010的偶检验码是     ；若采用海明校验码，则需      位检验位。

5、定点加减法运算方法中，[X-Y]补=[X]补+       ；定点乘法运算方法中，设[X]补、[Y]补均为n位的数据表示，则[X×Y]原为          位的数据表示。

6、存储器的容量-速度、速度-价格存在矛盾，根据                          可采用层次结构存储系统满足用户需求，现代计算机的“Cache-主存-辅存”层次结构中，Cache主要解决           问题、而辅存则主要解决              问题。

7、某SRAM芯片容量为4Kbit、数据引脚为4根(双向)，则地址引脚为      根；若用该芯片构成8K×8bit容量的存储器，则需该芯片     个，构成的存储器地址引脚为      根。

8、若CPU的数据引脚为8根、地址引脚为16根(A15～A0)，主存按字节进行编址，则主存最大容量为      B；若系统仅配置16KB主存(由1个SRAM芯片构成)，则主存的片选信号CS#与地址有关的逻辑表达式为                   。

9、某Cache容量为256KB、块大小为16B、采用4路组相联映像，则Cache共有      个组，按字节编址的24位的主存地址020345H可映射到Cache的第       组(组号从零开始编号)，地址变换时块标记中参与比较的信息至少有         位(注意硬件表特征)。

10、页式虚拟存储器的存储管理中，与主存信息交换单位为页(其大小比Cache块     )、均采用            地址映像方法，常在        中设置快表(TLB)以提高地址变换速度。

11、指令系统由多种机器指令组成，机器指令常用         表示，主要由操作码、      

两部分编码组成。不同机器指令的        必须互不相同，机器指令直接支持的数据类型称为             。

12、指令格式中，           编码方式的操作码的平均码长最短，        编码方式的指令格式最规整；顺序型、转移型指令格式中，         型指令格式常用显式方式表示下条指令地址；为便于表示下条指令地址，要求机器指令字长是存储器单元长度的       。

13、指令对应的操作数可存放在存储器、         及          这3种按地址访问的部件中；因操作数长度可能为多个存储器字长，操作数地址常用连续存储单元中的最小单元地址表示，因此，存储器操作数的存储方式有          及边界2个方面；其中，存取操作数速度较快的是边界        方式。

14、堆栈存取方式典型的特征有               及             ，堆栈操作中，       操作先移动栈顶位置，然后才进行操作。

15、各种寻址方式中，          寻址方式不可用于数据寻址，          寻址方式的操作数存放在指令中(或称存放在IR中)。

16、CPU的基本功能包括指令(过程)控制、      控制、      控制、           、中断处理5大基本功能；为实现循环的指令控制功能，控制器中须设置称为     的寄存器存放指令地址及作为循环变量、设置称为      的寄存器存放当前指令内容；为便于实现CPU访问存储器过程与CPU内部其它操作并行，常设置称为    的寄存器存放CPU访存的存储器地址，设置称为    的寄存器存放CPU访存的数据，访存过程实际上是这2个寄存器与存储器的交互过程。

17、控制器中常用不同信号线表示不同时段，各时段的次序用各信号线上信号的         表示，各时段的长度控制由时序信号的控制方式实现，同步控制方式用统一的时钟实现时长控制，异步控制方式通过           实现时长控制，而联合控制方式协调同步方式与异步方式常采用的方法是               。

18、组合逻辑控制器的控制周期是1条机器指令的执行过程，而微程序控制器的思想是将机器指令的执行过程用微程序表示，其控制周期是1条         的执行过程，各微程序存放在称为            部件中，因此微指令周期由       及          两部分组成。

19、总线操作包括总线请求与仲裁、       、数据及        4个阶段，总线仲裁阶段的各种集中式仲裁方式中，          方式所需仲裁信号线最少、           方式可实现动态优先级仲裁、         方式对设备或线路故障最敏感、          方式的仲裁过程不需设备介入；总线传输时的定时方式中，半同步方式除需要同步方式的时钟信号线外，还需要异步方式的              信号线。

20、各种I/O方式中，           I/O方式最能体现“现代计算机以存储器为中心”的思想，            I/O方式的I/O效率最低。

21、相对于非向量中断，向量中断靠        实现中断源的识别；为实现单重中断，CPU中需设置称为                的硬件标志位，标明CPU当前是否正在执行中断服务程序，即是否可以响应新的中断请求；为支持多重中断，CPU中必须设置                 指令，以实现对上述标志位的置位与复位。

二、选择题

1、冯·诺依曼模型计算机中，CPU区分从存储器中取回的是指令还是数据的依据是（     ）。

      (A)指令操作码的译码结果        (B)指令和数据的寻址方式

(C)指令周期的不同阶段          (D)指令和数据所在的存储单元

2、与CPU机器字长相同的是（    ）。

       (A)存储字长  (B)寄存器长度  (C)数据总线宽度  (D)都不正确

3、设浮点数的阶码和尾数均用补码形式表示、长度分别为5位和7位(均含2位符号位)。若X=27×29/32、Y=25×5/8，则用浮点加法计算X+Y的结果是（    ）。

      (A)00111 1100010   (B)00111 0100010   (C)01000 0010001   (D)发生溢出

4、存储器性能指标中，存取周期TM通常（    ）存取时间TA(又称访问时间)。

      (A)大于   (B)大于等于   (C) 小于   (D)小于等于

5、下列因素中，与Cache的命中率H无关的是（    ）。

      (A)主存容量   (B)Cache容量   (C)替换策略    (D)写策略

6、下列机器指令中，（     ）需要传递2个地址参数，常用（     ）传递其中的1个参数。

      (A)无条件转移指令  (B)条件转移指令  (C)调用指令  (D)返回指令

      (A)队列            (B)堆栈          (C)缓冲器    (D)通道

7、相对寻址方式对应的操作数存放在称为（    ）的部件中。

      (A)指令(或IR)   (B)寄存器   (C)存储器   (D)I/O接口

8、CPU主频通常指CPU中（    ）的频率。

      (A)指令周期   (B)机器周期   (C)节拍周期   (D)FSB时钟

9、对连接在总线上的部件而言，下列（    ）上的信息传送方向是双向的。

      (A)数据总线   (B)地址总线   (C) 控制总线   (D)状态总线

10、某时钟频率为100MHz、总线传输周期为4个时钟周期、具有16根双向数据线的总线的带宽为（    ）。

      (A)100MBps   (B)50MBps   (C)25Mbps    (D)50Mbps

11、采用统一编址的I/O编制方式时，存储单元与I/O设备是靠（    ）来区分的。

      (A)不同的地址线   (B)不同的地址码   (C)不同的控制线    (D)不同的控制码

12、各I/O中断源采用（    ）连接时，中断源硬件中只需有中断请求电路、不再需要中断响应电路，中断响应由中断控制器完成。

      (A)共用请求式   (B)分类共用请求式   (C)独立请求式

13、采用DMA方式传送数据时，每传送一个数据需占用（    ）的时间。

      (A)一个指令周期   (B)1个机器周期   (C)1个存储周期

三、计算题

1、已知⑴X=-11，Y=+25，求用8位长度表示的[X]补、[Y]补、[-Y]补、[X+Y]补、[X-Y]补；

       ⑵8位的[X]补=10101101、[Y]补=00101001，求[X]原、[X]移、[Y]原、[Y]移。

2、浮点数的阶码及尾数均用补码表示、编码长度分别为6位和8位(均含2位符号位)，运算时采用双符号位运算、警戒位为4位、尾数舍入采用舍入法。已知X=+25×33/64、

Y=-28×45/64，写出用浮点加法计算Z=X+Y的过程及结果。

3、设X=+0.11011、Y=-0.11101，请用Booth算法计算[X×Y]补，要求列出运算步骤。

4、某指令系统指令字长均为16位，每个操作数地址码为6位，假设已定义了12条双地址指令，请计算最多可以定义多少条单地址指令。

5、某CPU机器字长为16位、各有1个基址寄存器B和变址寄存器I，约定主存单元长度为16位，指令系统中单地址指令格式如下图所示，其中DF=00、01、10、11分别表示立即寻址、基址寻址、变址寻址、相对寻址方式，形式地址A为原码表示方式。

15          10     9      8      7                            0

操作码OP

寻址方式位DF

形式地址A

设(B)=0037H、(I)=1122H、(PC)=1234H，请计算指令①4477H②1199H③3344H的操作数值或操作数EA。

6、某CPU主频为8MHz，指令系统中的指令周期有两大类，A类的指令周期包含3个机器周期，B类的指令周期包含4个机器周期，每个机器周期包含4个时钟周期。某程序包含3000条A类指令及7000条B类指令。

①求在该机器上串行执行上述程序的时间。

②若该机器采用流水方式执行指令，流水线以机器周期为拍，流水线应设置为多少个段为宜？求在该机器上执行上述程序的时间(不考虑3种类型相关)。

    7、若计算机的系统总线周期为0.2us，某字符外设的最大传输速率为8000bps，其I/O接口的数据缓冲区大小为1B，数据传送可采用中断方式和DMA方式。①若采用中断方式传送，CPU每处理一次中断总共需5us，每秒钟因数据传送占CPU多少时间？②若采用周期窃取方式的DMA传送，每次DMA传送共传送4000个字节，预处理及后处理总共需6us，CPU用于该设备IO的时间百分比为多少？

一、填空题答案

1、地址，一维线性，指令和数据，当前指令 2、存储器，总线，指令地址，指令内容

3、0，255，-128，127 4、1，4

5、[-Y]补，2n 6、程序访问局部性，高速度，大容量

7、10，16，13 8、64K，

9、212,034H，(8+1)bit=9bit 10、大，全相联，CPU

11、指令格式，地址码，操作码，数据表示 12、霍夫曼，定长，转移，倍数

13、IO设备(IO接口)，寄存器，次序，对齐 14、后进先出，不按地址访问，压栈

15、相对，立即 16、操作，时间，数据加工，PC，MAR,MDR

17、有效次序，握手协议(应答方式)，延长信号 18、微指令，CM，取微指令，执行微指令

19、地址，结束，串行菊花链，独立请求，串行菊花链，独立请求，联络(握手)

20、DMA，程序查询 21、硬件，中断允许，开中断和关中断

二、选择题答案

1～5、C，B，D，B，A 6～10、 C/B，C，C，A，B 11～13、B，C，C

三、计算题答案

1、⑴[X]补=11110101，[Y]补=00011001，[-Y]补=11100111，[X+Y]补=00001110，[X-Y]补=11011100

⑵[X]原=11010011，[X]移=00101101，[Y]原=00101001，[Y]移=10101001

2、Z=-26×60/64，机器码为000110 11000100

3、[X]补=0.11011，[-X]补=1.00101，[Y]补=1.00011，

6次加法、5次移位，[X×Y]补=1.00111 10001

4、最多可 定义(24-12)×26=256条单地址指令

5、①立即寻址，A=[IMME]原=77H，操作数=IMME符号扩展=0077H

②基址寻址，A=99H，操作数EA=(B)+A=0037H+0099H=00D0H

③相对寻址，计算EA时PC=(PC)+1=1234H+1=1235H，

A=[DISP]原=44H，下条指令EA=(PC)+DISP=1235+0044H=1279H

6、①T串行=[3000*(3*4)+7000*(4*4)]/(8*106)=0.148s

②∵A类、B类指令需统一控制，故应设置为4个段、段长为4/(8*106)=0.5us

T流水=[4+(3000+7000)-1]* 0.5us=5001.5us

1. 字符外设的最大数据传输率为8000bps=1000B/s，

IO接口的数据传送次数/s=1000B/1B=1000次/s，间隔=1/1000=1ms，

①中断方式下，每秒数据传送占CPU时间=1000次*5us/次=5ms，

②每次DMA传送共需(4000B/1B)*max{1ms,0.2us}=4s，

  CPU用于IO的时间%=6us/4s=0.0003%