systemverilog语法（十）

二十一、高级接口
虚接口（virtual interface）是一个物理接口的句柄（handle）。
虚接口和对应的通用方法可以把设计和验证平台分隔开来，保证其不受设计改动的影响。当我们对一个设计引脚名字进行改动时，无须改动驱动这个接口的方法，而只需在例化该实物交易处理器的时候，给虚接口绑定对应连接的实体接口即可。以此来实现实物交易处理器的更大重用性。
虚接口的定义：virtual interface_type name；
虚接口可以定义为类的一成员，可以通过构建函数的参数或者过程进行初始化。
例：
Interface sbus;
Logic req,grant;
Logic[7:0] addr ,data;
Endinterface

Class sbustransaction;
Virtual sbus vif;
Function new(virtual sbus s);
Vif=s;
Endfunction

Task request();
    Vif.req <=1’b1;
Endatsk

Task wait_for_bus();
    @(posedge vif.grant);
Endtask

endclass

二十二、systemverilog与c语言的接口
Systemverilog引入直接编程接口(DPI),它能更加简单的连接C,C++或者其他非Verilog编程语言。一旦你声明或者使用import语句导入一个C子程序，你就可以像调用systemverilog的子程序一样调用它。
1、例：systemverilog代码调用C语言子程序factorial