Verilog
梦回老特拉福德
分享自己在学习和工作中遇到问题以及如何解决问题经验
展开
-
verilog时钟分频设计(来源:http://blog.csdn.net/moon9999/article/details/75020355)
1.偶分频模块设计偶分频意思是时钟模块设计最为简单。首先得到分频系数M和计数器值N。M = 时钟输入频率 / 时钟输出频率N = M / 2如输入时钟为50M,输出时钟为25M,则M=2,N=1。偶分频则意味着M为偶数。以M=4,N=2为例,我们希望得到的输出时钟时序如下:因此只需要将counter以clk_in为时钟驱动计数,当counter = (N-1)时,clk_out翻转即可。veril...转载 2018-03-08 10:53:15 · 688 阅读 · 0 评论 -
FPGA开发流程:详述每一环节的物理含义和实现目标
reference:http://www.dzsc.com/data/2015-3-16/108011.html 要知道,要把一件事情做好,不管是做哪们技术还是办什么手续,明白这个事情的流程非常关键,它决定了这件事情的顺利进行与否。同样,我们学习FPGA开发数字系统这个技术,先撇开使用这个技术的基础编程语言的具体语法、使用工具和使用技巧不谈,咱先来弄清楚FPGA的开发流程是什么。 FPGA的开发...转载 2018-09-07 15:40:37 · 374 阅读 · 0 评论