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同步电路设计与跨时钟域
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同步电路设计与跨时钟域
你我山巅自相逢*
这个作者很懒,什么都没留下…
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FIFO(三)——FIFO高级原理
对于读写同时进行的FIFO,设写时钟的频率为fw,读时钟的频率为fr,写入数据的方式为每B个时钟写入A个数据,读数据的方式为每X个时钟读出Y个数据,计算深度有个必要条件就是“一段时间内”,写数据的个数等于读数据的个数,即吞吐量要相同,即AB∗fw=YX∗frBA∗fw=XY∗fr。FIFOdepth=burstlength−(burstlengthfw[fr∗YX。......原创 2022-07-29 16:11:44 · 5002 阅读 · 2 评论 -
分频器设计
采用输出占空比任意的方法得到的分频信号不能直接用作同一个module内后级模块时钟信号,即elseend这样的用法衍生的潜在问题在低速系统内不易察觉,但在高速系统中很容易出现问题。而采用输出分频标志的方法,虽然会多使用一些寄存器,但是可以和所在系统时钟下产生的信号都保持几乎相同的时钟关系。end。............原创 2022-07-26 16:30:32 · 6172 阅读 · 1 评论 -
跨时钟域问题(一)——亚稳态
但是综合工具却不能判定异步信号是否满足触发器的时间要求,因为在一个跨时钟域的交界面上,外部发来数据的到达时间,根本不能与本地时钟产生什么必然的时序上关系,或者更确切地说,外部数据在本地输入端口的稳定时间与本地触发器的采样窗口在时序上没有必然的联系。由此可见,异步信号直接接入触发器输入端的时候不但可能传输一个错误的逻辑信号(信号实际值是1,但是触发器采到的是0,或反之),更有可能使触发器进入亚稳态并将其传播下去,造成严重的系统错误,同时还会造成非常大的系统功耗损失(双管同时导通产生极大的泄漏电流)。.....原创 2022-05-01 14:18:12 · 1299 阅读 · 0 评论 -
FPGA学习笔记——跨时钟域(CDC)设计之多bit信号同步
FPGA学习笔记——跨时钟域(CDC)设计多bit信号同步 跨时钟域传递多比特信号的问题是,在同步多个信号到一个时钟域时将可能偶发数据变化歪斜(Skew),这种数据歪斜最终会在第二个时钟域的不同时钟上升沿上被采集。即便能够完美地控制和匹配这些多比特信号的走线长度,随着芯片衬底工艺不同,上升和下降的时间也会不一样,这些因素都会产生足够的歪斜导致在精心匹配的多条信号上采样失败。 为了避免这种多比特跨时钟域信号上的采样歪斜,需要掌握一些不一样的方法。这些方法大致可以分为以下几种:多比特信号合并成单比原创 2022-05-24 15:52:53 · 11518 阅读 · 4 评论