- 博客(8)
- 收藏
- 关注
RSS订阅原创 Synopsys coreConsultant
工作中很多时候都在用S家的IP，S家的IP开发的还是很全面的，可以使用CoreConsutant配置出适合自己需要的IP，包括各种参数和接口等，还有一整套的工具链接口供使用，用来完成各种功能。下面简单说明一下使用coreConsultant配置IP的步骤：准备工作： S家的IP包，目前使用的一些包命名类型大概是dw_iip_xxx_xxx；linux下coreConsultant 环境变量...
2018-07-24 11:12:58
15660
5
原创 关于analog LVDS的verilog model 及 工艺 lib
前段时间接触到LVDS相关的一个任务，关于LVDS 中 tx 部分编写verilog及lib文件，现在整理一下该任务的一些细节：首先说明一下该任务的背景：Analog工程师根据LVDS设计出analog模块的电路，Digital工程师根据analog的电路和设计文档编写出verilog仿真model文件，Analog工程师给出analog电路仿真的参数，用来编写工艺lib文件；并交由Layou...
2018-07-22 11:59:20
2304
原创 关于USB FPGA验证的总结
前段时间接触一个关于USB FPGA验证的工作，将SOC中设计好的USB RTL在FPGA上综合，并设计usb子板完成整个项目，在该项目中整理以下几点遇到的问题：1.USBD在板上调试时不能正常执行，现象是产生中断后程序莫名跑飞，原因是在SOC移植到FPGA中调整了架构，中断向量表指向错误的地址空间；2.USBD正常运行后，通过子板的接口和PC相连无反应，查询设备管理器看到未知设备，使用U
2017-12-28 15:44:26
2716
1
原创 一些有意思的网站
在论坛中看到一个有意思的java学习网站，在此记录一下便于以后学习。http://how2j.cn/一个技术社区，界面干净，还不错。http://cocode.cc/码市，有创意的一个平台，可以在上面看到一些项目的发布，有点github的影子。https://coding.net/一个免费下载kindle支持的格式的书籍网站，持续更新一些书籍。http://mebook
2017-12-22 16:03:16
383
转载 Verilog基本电路设计
在EETOP上看到的一篇文章，IC新人可以读一下，相信会有自己的体会，附上链接如下：https://mp.weixin.qq.com/s/swwke_16KaACKVFEDM-xCA
2017-12-19 09:48:08
2696
转载 dump FSDB波形
在使用脚本dump FSDB波形的时候，遇到以下问题：脚本如下：initial begin$fsdbDumpfile("./cosim.fsdb");$fsdbDumpvars(0, top);$fsdbDumpon;#Length $fsdbDumpoff;$display("cosim success");$finish;end运行脚本后遇到编译器报
2017-12-15 16:24:56
11897
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人