- 博客(2)
- 收藏
- 关注
RSS订阅原创 单/双时钟FIFO的Verilog代码
具体原理见《硬件架构的艺术》第3章1.单时钟FIFO1.1同步FIFO`timescale 1ns/1psmodule sync_FIFO(clk,reset_n,data_in,wr_en,rd_en, fifo_empty,fifo_full,data_out); parameter AW = 4; //读/写指针位宽 parameter DW = 8;
2021-07-21 12:21:03
198
3
原创 硬件架构的艺术笔记（三）
硬件架构的艺术笔记第3章处理多个时钟3.1介绍同步时钟单单时钟设计，即同步设计，易于实现，亚稳态、建立保持时间违背问题更少。3.2多时钟域多时钟域指：1.时钟频率不同；2.频率相同，相位不同3.3多时钟域设计难题• 建立时间和保持时间的违背• 亚稳态...
2021-07-17 15:27:40
296
1
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人