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原创 单/双时钟FIFO的Verilog代码
具体原理见《硬件架构的艺术》第3章 1.单时钟FIFO 1.1同步FIFO `timescale 1ns/1ps module sync_FIFO(clk,reset_n,data_in,wr_en,rd_en, fifo_empty,fifo_full,data_out); parameter AW = 4; //读/写指针位宽 parameter DW = 8;
2021-07-21 12:21:03 255 3
原创 硬件架构的艺术笔记(三)
硬件架构的艺术笔记 第3章处理多个时钟 3.1介绍同步时钟单 单时钟设计,即同步设计,易于实现,亚稳态、建立保持时间违背问题更少。 3.2多时钟域 多时钟域指: 1.时钟频率不同; 2.频率相同,相位不同 3.3多时钟域设计难题 • 建立时间和保持时间的违背 • 亚稳态 ...
2021-07-17 15:27:40 340 1
空空如也
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