Verilog语言初学1
Verilog语言初学1Verilog初学Verilog的一些常用标识符入门笔记
Verilog初学
本人初学Verilog,自己做一点笔记。
Verilog的一些常用标识符
入门笔记
verilog基本单位:模块module
模块的基本语法:
module module_name(port_list);
定义项
描述项
endmodule
注意:定义项必须写在前面
例:半加器模块
module halfadd (A,B,Sum,Carry);
input A,B;
output Sum,Carr
原创
2020-06-07 16:49:40 ·
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