qq_34026183的博客

原创 关于verilog不同!rst_n、~rst_n、rst_n == 1‘b0编译比较

先给结论，不同写法在相同编译工具RTL结果完全一致。对于很多编码规范都会加以区别对待，笔者认为可能是古老的编译工具存在的问题，新版本工具已经优化了此类算法。有兴趣可以用早期版本尝试一下。module rst_test( input rst_n, input mclk, input data_i, output reg data_o ); always @(posedge mclk or negedge rst_n) begin