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原创 Verilog--32位除法器的简单实现

在学习riscv的过程中，遇到了除法运算，于是写了一个除法模块，使用移位运算，33个clk完成一次运算，直接放源码吧。注意判断被除数以及除数为0的情况，并做异常处理。