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RSS订阅原创 Quartus破解时报错：Current license file does not support the EP4CE10F17C8 device
破解quartus报错
2023-03-08 21:01:36
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原创 小梅哥FPGA学习笔记——状态机设计学习
状态机学习状态机编写方式设计目的设计思路设计代码编写测试代码编写仿真波形结果状态机编写方式状态机设计编写有三种方式，分别是一段式、两段式、三段式三种方式。设计目的通过一段式状态机编写，实现字符串检测“Hello”功能。设计思路首先对不同状态进行编码，字符串检测过程中，需要顺次对每一个字符串进行检测，首先检测“H”，如果是则跳到下一状态检测“e”，如果不是则继续检测“H”，如果下一状态是“e”，则进行状态跳转，以此类推。当最终实现检测时，使得led状态翻转。设计代码编写对应设计思路编写设计代码
2021-08-22 17:29:25
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原创 小梅哥FPGA学习笔记——计数器IP核调用及仿真
计数器IP核调用计数器IP核使用FPGA设计方式计数器IP核配置Ip核实现到硬件RTL结构功能仿真IP核调用实现计数器级联计数器IP核使用FPGA设计方式1、原理图输入（不推荐）系统比较大的时候修改十分困难2、Verilog HDL设计方式3、IP核输入方式（例如FFT的实现，包括的原理到最终实现，使用verilogHDL进行开发内容多开发周期太长，缩短开发周期）计数器IP核配置QuartusII 提供的LPM_counter IP核的使用1、 选择输出是多少位2、 选择计数方式为1向上计
2021-07-30 12:06:06
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原创 小梅哥FPGA学习笔记——计数器设计仿真及电路分析
FPGA计数器功能实现设计定义代码编写设计定义LED作为输入输出指示，每500ms状态翻转一次。系统时钟为50MHz，对应周期为20ns，需要对系统时钟进行计数。500ms=500_000_000ns,计数次数为N=500_000_000/20=25_000_000次计数器定义位宽：25_000_000转换为二进制至少需要25位的计数器才能完整表示代码编写module counter(clk50M,rst_n,led); input clk50M;//系统时钟50M input rst_n
2021-07-26 22:48:21
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原创 小梅哥FPGA学习笔记——开发流程及仿真示例
开发流程及仿真示例FPGA整体设计开发流程1、 设计定义2、 设计输入（Quartus II）3、 分析和综合（Quartus II）4、 功能仿真（modelsim-altera/modelsim）5、 布局布线（Quartus II）6、 时序仿真（modelsim-altera/modelsim）7、 时序约束8、 IO分配以及配置文件的生成9、 配置（烧写FPGA）10、在线调试（SignalTap II、信号探针、内存查看等）仿真示例Testbench文件编写及仿真执行前仿真执行后仿真FPGA整
2021-07-21 17:47:38
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空空如也
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