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RSS订阅原创 c++中获取数组长度的方法
前言：c++中不提供直接获取数组长度的方法，对于c语言字符串char型长度可以使用strlen()函数获取，而c++中的向量vector可以使用vector.size()获取向量长度，字符串string可以使用成员函数length()获得#include <vector>vector <double> values(10);int size_vector = values.size(); //获取向量的长度string name = "LiMing";int len =
2021-05-08 23:18:12
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原创 c++中字符串操作总结
1.字符串输入*1）可以使用cin的方式string name = " "; //初始化cin >> name >>endl;2）使用getline函数#include <string>string name = " ";getline(cin, name);2.不同字符串变量可以使用“+”进行拼接string name1 = "aaa";string name2 = "bbb";string name3 = name1 + " " + n...
2021-05-07 09:46:12
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原创 2020-10-13 Verilog中逻辑运行算符与位运算符区别
1，逻辑运算符（！ ； && ； || ）1）逻辑运算符的运算结果通常只有0或1两种形式。2）当运算数为多位数据时，应将操作数当作一个整体来看待。//例如 A=4'b0011;B=4'b0000;//则 A&&B = 0; A||B = 1;2，位运算符（~ ； & ；| ； ^异或 ； ^~同或）将两个操作数对应位置上的数据进行逻辑运算//例如 A=4'b1001;B=4'b0010;//则 ~A = 4'b0110; // A&B
2020-10-13 11:20:26
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原创 Verilog中case()条件语句小结
1，在casez()语句中，如果分支表达式某些位为高阻态z时，对这个位的比较就不予考虑。2，在casex()语句中，如果分支表达式某些位为z或x时，那么这些位的比较就不予考虑。示例如下：case(a)2'b1x: out = 1; //只有a=1x时，out才为1casez(a)2'b1x: out = 1; //若a=1x或1Z时，out=1casex(a)2'b1x: out = 1; //若a=10,11,1x,1z时out=1//考虑分支表达式含"?"的情况casez
2020-10-12 22:21:11
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原创 2020-10-12 Verilog学习总结
1.结构说明语句1）initial 只执行一次2）always语句 多次执行1.常用always生成时钟激励信号：always #(`clk_period/2) clk = ~clk;//每过半个周期时钟翻转一次2.always边沿触发always @(posedge clk or negedge rst)//在clk上升沿或rst下降沿到来时执行3.always电平敏感always @(a or b or c )//a,b,c任意一个发生变化时执行3）task任务task
2020-10-12 22:10:21
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原创 仿真出不来波形的几种可能
在Quaturs编译verilog后使用Modelsim对编译的代码进行波形仿真，会遇到无法出现波形的几种情况，分析如下：*1.在testbench平台添加测试文件后为给文件命名2.未将testbench文件添加在被仿真的文件下...
2020-10-08 23:21:06
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空空如也
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