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FPGA
black111111111111
这个作者很懒,什么都没留下…
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QuartusII编译时会遇到的问题
1.Found clock-sensitive change during active clock edge ai time on register “name” 原因:vector source file 中时钟敏感信号(如数据,允许端,清零,同步加载等)在试重边缘同时变化。而时钟敏感信号不能再时钟边沿变化。其后果导致结果不正确。 方法:编辑vector source file 2.Ver...转载 2019-07-04 21:49:08 · 4045 阅读 · 0 评论 -
FPGA编码风格
1.对所有的信号名、变量名和端口名都用小写,这样是为了和业界保持习惯一致;对常量名和用户定义类型用大写。 2.使用有意义的信号名、端口名、函数名和参数 名 3.信号名长度不要太长 4.对于时钟信号使用clk作为信号名,如果设计中存在多个时钟,使用clk作为时钟信号的前缀 5.对于来自同一驱动源的信号在不同的子模块中采用相同的名字,这要求在芯片总体设计时就定义好顶层子模块间连接线的名字,端口和连接线...转载 2019-07-05 15:14:28 · 390 阅读 · 0 评论