Verilog/SystemVerilog参数化加法树
突然发现百度和Google都搜索不到参数化加法树的写法,这里贴出一个单周期纯组合逻辑版本供参考。VHDL参数化加法树是类似的,这里就不列出了。
这里实现的是倒二叉树类型的加法树,纯组合逻辑,奇偶加数均支持自动生成。大概是下图的结构
参数有三个:
IN_WIDTH: 每一个输入加数的位宽;
NUM: 加数个数;
OUT_WIDTH: 输出结果尾款,注意加法树每一层中间结果均会增加1bit,输...
原创
2020-02-29 15:10:23 ·
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