verilog
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破六道
这个作者很懒,什么都没留下…
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CRC的verilog实现与解循环方法
多时钟周期:直接在电路中设计计算除法,经过多次移位计算之后就可以得到相应的校验码。但是这种方法是串行的,延时比较大。单时钟周期:在设计电路之前,先对CRC进行解码,解码出来的异或运算可以直接在单个时钟周期内完成运算。.........原创 2022-08-15 13:09:11 · 490 阅读 · 1 评论 -
对verilog中有符号数和无符号数的理解
文章目录对verilog中有符号数和无符号数的理解对verilog中有符号数和无符号数的理解 verilog中使用signed表示有符号数,比如:wire signed [7:0] din;assign din = -8'd1;虽然书写上din等于十进制的 -1 ,但是在编译器会自动将din编译成补码的形式保存所以虽然书写上可以将一个信号写成负数的形式,但是在电路中并不存在真正的负数,负数只会被转换为补码的形式进行运算。如果撇去signed类型不谈。我们依旧可以将reg或者wir原创 2021-11-01 09:32:54 · 5016 阅读 · 0 评论 -
data[0:3]与data[3:0]之间的传递关系
文章目录data[0:3]与data[3:0]之间的传递关系data[0:3]与data[3:0]之间的传递关系module test_bit_tb( ); reg clk; reg [0:3] data; wire [3:0] dout; wire [0:3] dout_ver; test_bit test_bit_u( .data(data), .clk(clk), .dout(dout), .dout_ver(dout_ver) ); initial begin原创 2021-11-12 17:05:46 · 3039 阅读 · 0 评论