CVTE2019校招笔试

vector中删除元素时,指向被删除元素和它后面元素的迭代器都失效了;如果添加一个元素,可能导致所有内容重新分配,所有迭代器均失效。因此在循环中使用erase操作时,要特别注意。不过erase删除元素后会返回一个迭代器指向删除元素的下一个元素。

A错

vector是用动态数组实现的,当容量不够时会扩容,导致存储位置变化

vector会重新申请一块空间

B对

最大的区别是当待查找的 KEY 不存在时:

1.map::find 返回一个空迭代器(map::end)。

2.map::operator[] 将用 VALUE 默认的构造函数创建一个对象并插入到 map 中,将其返回。

故C错

C++ STL 的实现:

1.vector  底层数据结构为数组 ,支持快速随机访问

2.list    底层数据结构为双向链表,支持快速增删

3.deque   底层数据结构为一个中央控制器和多个缓冲区,详细见STL

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1. setup time 和 hold time 不满足情况下应该如何解决? 2. 什么叫做亚稳态,如何解决? 3. Verilog中 => 和 = 有什么区别? 4. 画一个D触发器的原理图(门级),并且用verilog gate level表示出来; 5. 用最少的Mos管画出一个与非门; 6. 写一段finite state machine(主要考察coding style);如果触发器的setup time/hold time不满足,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿到来时,数据才能被打入触发器。 在同步系统中,如果触发器的setup time/hold time不满足,就可能产生亚稳态(Metastability),导致采样错误。此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态,在这段时间里Q端毛刺、振荡、固定的某一电压值,而不是等于数据输入端D的值。这段之间成为决断时间(resolution time)。经过resolution time之后Q端将稳定到0或1上,但是究竟是0还是1,这是随机的,与输入没有必然的关系。 只要系统中有异步元件,亚稳态就是无法避免的,因此设计的电路首先要减少亚稳态导致错误的发生,其次要使系统对产生的错误不敏感。前者需要同步来实现,而后者根据不同的设计应用有不同的处理办法 题目是都用英文写的,我用汉字来表达 1, a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0 例如a:0001100110110100100110 b:0000000000100100000000 请画出state machine 2, 请用RTL描述上题state machine 3,library IEEE;

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