笔记
qq_37769423
这个作者很懒,什么都没留下…
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四位比较器的Verilog语言简单完成
1.在计算机运算中常常要比较数字的大小。两个4位有符号数X=x3x2x1x0,Y=y3y2y1y0,可以用图3.45所示的减法器实现X-Y。3种输出结果意义如下: 1.如果结果是0,Z=1,否则Z=0; 2.如果结果是负数,N=1,否则N=0; 3.如果发生算数溢出V=1,否则V=0; 2.其代码如下展示: module comparator(X,Y,V,N,Z); parameter n=32; input [n-1:0]X,Y; output reg V,N,Z; ...原创 2021-07-06 11:00:38 · 6578 阅读 · 0 评论 -
2021-06-11
独热码状态机 SR锁存器延迟模型 移位除法器模型 【1-哔哩哔哩】https://b23.tv/v0nfPO原创 2021-06-11 15:28:20 · 107 阅读 · 1 评论