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原创 Verilog DAY6
1 reg 寄存器 综合成物理连线,锁存器和触发器 always,initialWire 综合成真实的物理连线 assign阻塞赋值 = 用于组合逻辑非阻塞赋值 <= 用于时序逻辑Parameter 参数 define宏定义 起作用的范围不同(1)作用域不同。paramet...
2019-04-29 23:20:38 121
原创 VerilogDAY6 LC
Verilog DAY 61 reg 寄存器 综合成物理连线,锁存器和触发器 always,initialWire 综合成真实的物理连线 assign阻塞赋值 = 用于组合逻辑非阻塞赋值 <= 用于时序逻辑Parameter 参数 define宏定义 起作用的范围...
2019-04-29 23:07:02 152
空空如也
关于#mcu#的问题:AAC 注册失败
2024-08-06
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