qq_38442006的博客

原创 VHDL port map和reg/wire

port map和reg/wire（VHDL）1、verilog中有reg和wire。vhdl只有signal。对于vhdl，笔者认为可以这样理解：一个signal对应于一个信号导线，如果在一个沿触发的process中对一个signal赋值，那么被赋值和赋值的信号线之间存在一个D触发器。除此外的赋值都可以看成是组合逻辑的相连。对于数字电路时寄存器输出还是组合逻辑输出对于仿真及其重要。比如，一个D触发器，其输入是个组合逻辑，且在D触发器的敏感沿输入发生变化，那么这个就要用建立时间、保持时间来判断，而m