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RSS订阅原创 关于建立时间 保持时间 最大时钟频率计算的心得
找到第一个时钟上升沿到达的时间，从此是开始计算，Tco+Tdelay+Tsetup<Tclk意思是，从第一个时钟上升沿开始，数据开始输出经过触发器的延时Tco，组合逻辑和走线延时Tdelay到达下一个触发器的输入端，但是还要保持Tsetup之后，时钟的下一个上升沿才能过来，所以重要的是找到数据开始传输的点以及下一个时钟上升沿到来的时间。保持时间：Tco+Tdelay > Thold,意思是第二个周期传过来数据的数据延迟为Tco+Tdelay，这个延迟一定要大于Thold，不然还没保持够Tho
2020-07-05 13:09:26
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原创 关于同步fifo空满信号的讨论
今天突然想手写一下同步fifo的verilog代码，但是突然想不通fifo的空满信号应该在什么时候拉高了。例如：fifo的深度为4，假设从第一个周期wr_en持续拉高，那么是在第4个周期full拉高，还是第5个周期full拉高？因为一般往fifo里写数据都是这样写：always @(posedge clk)beginif(rst)beginwr_en <= 1’b0;endelse if(~full)beginwr_en <= 1’b1;endelse beginwr_e
2020-07-01 19:11:57
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空空如也
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