qq_38502780的博客

①锁存器我们定义：①Q = 1，且Q’ = 0 为锁存器的1状态②Q = 0，且Q’ = 1 为锁存器的0状态③Q为现在的状态，Q*为下一个状态，Q’为Q反其真值表及功能如下：②触发器触发器与锁存器的不同在于，它除了置1置0输人端以外,又加了一个触发信号输入，只有当触发信号到来时，触发器才能按照输人的置1、置0信号置成相应的状态，并保持下去，我们将这个触发信号称为时钟信号，记作CLK。下面讲讲触发器的几种类型：SR触发器：Q* = S + R’QJK触发器：Q* = JQ’ + K’Q

Design Compile是完成RTL代码编写且功能仿真之后的逻辑综合工具，其作用就是将前端设计工程师编写好的RTL代码，映射到指定的工艺库上，通过约束、优化，形成门级网表文件当然打开前要先安装好DC工具。使用界面打开使用命令行打开使用tcl脚本4.2 设置寻找路径DC会寻找search_path目录中指定的设计和库文件通常包括Verilog、库和脚本的目录用户可以将目录添加到默认列表中4.3 指定工艺库需要指定的库有两个target library：生成门级网表用的，如台

在win上跑过modelesim仿真的都知道，我们需要准备好两个.v文件，然后一顿界面的操作点来点去，最后才生成波形，这对于开发者来说是相当低效的，所以今天记录一下linux下使用makefile脚本自跑vcs仿真。下面直接开始从零写一个简单的makefile脚本来自动化操作vcs仿真，当然要有一定的linux基础操作的知识，这个看个半小时基本命令的使用都能直接上手了，小case①首先我们进入终端，用ls命令看看有什么文件②我们看到只有一个add_vcs的文件夹③忽略这个文件夹，重新建立一个add_t

①把所有单词help或Help都改为大写的HELP:%s/[Hh]elp/HELP/g②使用单个空格替换一个或多个空格:%s/ \ +//g③删除所有空行(没有任何字符，除了一个回车符)④删除含有某些字符的行:g/ERROR/d⑤删除每行的所有的前导空格:%s/^ *//g⑥在文件中的每一行的开始插入“->”:%s/^/->/g⑦删除以[a,b,c]开头的行:%s/^ [a|b|c].*$//g⑧使用“\ (”和“\ )”符号括起正规表达式，即可在后面使用\1 \2等变量来访问 \ (和\ )中