Word中如何制作某条线带颜色的表格 Word中如何制作某条线带颜色的表格更新历史20210816：首次发布在Word中，可以方便地插入表格。那么，要如何制作出下图所示的、某条线带颜色的表格呢？方法step1. 创建一个表格。step2. 将表格中的某一行设置成只有上下边框可见，边框的颜色和粗细根据需要进行设置。step3. 将设置了边框的那一行删除。完毕。...
Python：为当前路径下的.py文件生成exe程序的脚本 Python：为当前路径下的.py文件生成exe程序的脚本更新历史20210101：首次发布代码如下：# 请将本代码保存为: gen_exe.py## 为目标.py文件生成exe程序的方法：# 设需要生成exe程序的是aaa.py，将aaa.py与gen_exe.py放在同一个目录下后，# 运行gen_exe.py，即可为aaa.py生成exe程序。# 若需要给exe程序加上图标bbb.ico，则将bbb.ico跟gen_exe.py放到同一个目录下，import osim
Python：简易的串口收发程序 Python：简易的串口收发程序更新历史20201204：首次发布最近需要搞一个基于Python的串口程序，要求：能够将字符串形式的十六进制数（例如：‘12 34 CD EF’）转化成对应的二进制数据后发送给一个串口设备能够从串口设备接收二进制数据，转化成字符串形式的十六进制数后进行保存。网上找了找，发现有现成可供参考的代码。于是拿来做了点修改，变成了我所需要的代码。感谢提供代码的网友，同时，我也将自己的代码贡献出来，以供参考：########################程
Allegro PCB Editor 如何制作Logo Allegro PCB Editor 如何制作Logo更新历史20201017：首次发布在设计电路板时，一个漂亮的Logo丝印往往会给电路板增色不少(虽然对电路板的性能并没有实质性的影响)。对于Allegro PCB Editor，网上有一些教程12，给出了制作Logo的方法，但是，这些方法略带误导性——给人的感觉是：好像只有使用了某些第三方的工具，比如Photoshop、AutoCAD等，才能将一个Logo转化成精美的Format symbol。本人尝试后发现，根本没必要用那么专业的工具—
Verilog中$timeformat的用法 Verilog中$timeformat的用法更新历史20200807：首次发布语法$timeformat的语法如下：$timeformat(units_number, precision_number, suffix_string, minimum_field_wdith);其中：units_number 是 0 到-15 之间的整数值，表示打印的时间值的单位：0 表示秒，-3 表示毫秒，-6 表示微秒，-9 表示纳秒， -12 表示皮秒， -15 表示飞秒；中间值也可以使用：例
Python：将字符串形式的十六进制数变成二进制文件中对应的字节码 Python：将字符串形式的十六进制数变成二进制文件中对应的字节码更新历史20200721：首次发布代码如下：from binascii import a2b_hexmy_str = "0123456789ABCDEF" # 注意：str中的十六进制码的数量必须是偶数个，否则 a2b_hex 函数运行会出错； # "A~F"的大小写无所谓； # 除了"0~9"、"A~F"外，不要包含其他字符，例如：空格、\tmy_file = open("r
整理：Vivado综合属性的相关资料 整理：Vivado综合属性的相关资料更新历史20200614：首次发布Vivado综合工具支持直接在RTL文件或XDC文件中设置综合属性。综合属性是个很实用的东西，比如：综合工具将改善时序用的寄存器优化掉了，怎么阻止这一优化呢？——在RTL代码中对该寄存器加入DONT_TOUCH综合属性。某个寄存器的扇出数量太多了，导致时序不满足，那么该怎样指导综合工具对该寄存器进行复制，从而使得这些相同功能的寄存器均分扇出数呢？——在RTL代码中对该寄存器设置MAX_FANOUT综合属性。那么，
整理：学术论文发表过程中的审稿人意见答复技巧 整理：学术论文发表过程中的审稿人意见答复技巧更新历史20200613：首次发布科技论文投稿后，通常都需要答复审稿人的意见。对于审稿人的意见，不能随便敷衍，因为这会让审稿人感到不高兴，说不定转头就把论文拒了。因此，需要按照合适的方式或者说采取合适的技巧进行答复。在讨论审稿人意见答复技巧之前，有些情况是需要了解的，这有助于奠定我们在答复审稿人意见时的“心态上的基调”，从而自觉自愿地采取合适的方式进行答复：审稿人并不是有偿审稿的，也就是说，为一个期刊担任审稿人，属于无偿的贡献，并没有金钱上的
工具：为Verilog状态机自动生成状态定义代码 工具：为Verilog状态机自动生成状态定义代码更新历史20200411：首次发布作为一名电子学工程师，FPGA的逻辑开发是少不了的。用Verilog开发FPGA逻辑时，我发现：状态机中的状态数量很多时，状态定义代码写起来费时费力，且很容易出错插入、删除状态后，状态定义代码容易变得杂乱例如，以下代码中，STATE2 的编码不小心写错了，但这个错误并不容易被一眼看出来 (尤...
发布：双人联机岛屿争夺游戏 Enemies in the dark 发布：双人联机岛屿争夺游戏 Enemies in the dark更新历史20200302：首次发布这几天用Python写了一个双人联机岛屿争夺游戏 “Enemies in the dark”。编写游戏代码花了2天，调试bug、测试游戏的流畅度、测试游戏的均衡性陆续花了3天。感觉没什么太大的问题了，因此正式对其进行发布，以分享给更多喜欢Python或喜欢游戏的人。游戏截图如下所...
经验：如何让Python脚本开机自启且不显示控制台窗口 经验：如何让Python脚本开机自启且不显示控制台窗口更新历史20200208：首次发布最近用Python搞了一把Windows桌面壁纸自动更换1，却遇到了两个困扰：如何让Python脚本开机自启？Python脚本开机自启后，会出现一个控制台窗口，看上去不太优雅。。。怎么解决？针对以上两个困扰，我做了一些尝试，并成功地解决了问题。以下为解决办法。注：本文针对的操作系统为...
论述：Verilog中的奇偶校验 经验：Verilog中的奇偶校验更新历史20200122：首次发布在用Verilog写UART通信的逻辑代码时，遇到了"对数据做奇偶校验"的需求，网上一搜就得到了解决办法。感谢万能的网友之余，我还是想把Verilog中的奇偶校验的原理用更加形象的方式描述一遍，故发此文。首先，Verilog中对数据做奇偶校验的模块代码如下：module generate_parity_bit#...
经验：初次接触全差分放大器时易犯的错误 经验：初次接触全差分放大器时易犯的错误更新历史201901222：首次发布本人当年第一次接触全差分放大器时，曾犯过一个低级的错误，导致对全差分放大器进行PSPICE仿真时，输出的波形总是不对。在后来的日子里，不止一次地看到其他人犯相同的错误，感慨颇多，故发此文。错误的理解和使用方式在初次使用全差分放大器时，容易将其按如下的方式进行理解和使用：我们可以看看IN+和OUT+之间...
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