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原创 如何写好一份SDC——流程篇

笔者认为高质量、可交付的标准 SDC 应当满足以下三个维度。这三个标准由浅入深,构成了评价 SDC 完善程度的三个等级第一层检查 SDC 语法的正确性,时钟结构是否符合预期,有没有漏掉约束的路径第二层约束真实且合理,I/O 边界约束具有真实的物理意义第三层模式(Mode)与场景的完整覆盖,为后端留够友好的余量。

2026-03-27 09:16:48 346

原创 如何写好一份SDC——结构篇

本文主要介绍了数字IC设计中SDC(Synopsys Design Constraints)文件的基本组成部分及其约束方法。首先阐述了时钟定义的三类方式:外部时钟(create_clock)、派生时钟(create_generated_clock)和虚拟时钟,并详细说明了各自的定义场景和语法。其次讲解了时钟关系声明,包括异步关系(-asynchronous)、逻辑互斥(-logically_exclusive)和物理互斥(-physically_exclusive)的设置方法及适用条件。接着介绍了端口约束的

2026-02-27 15:35:04 594

原创 【行业观察】2024全球AI芯片峰会-—Chiplet迈向大芯片:计算、存储与互联|北极雄芯CTO谭展宏

最近看了GACS2024关于芯粒相关的演讲,顺手将自己感兴趣的和引发思考的东西记录下来。这次演讲北极雄芯作为国内为数不多专注芯粒的厂商,带来了从标准服务器和定制服务器两个方面的对于Chipet设计的考虑。演讲提到,可以根据设计需求来决定是否采用chiplet的形式,因为从成本角度来讲,即使是2D封装的成本也小于直接在一颗大芯片上的实现。因此谭总总结到,chiplet的形式还是比传统soc等要划算的。并列举例子来阐述为什么先进封装并不是必须的,比如在不是很高互联密度的情况下,不用走到那么先进封装;

2025-02-26 15:17:25 802

原创 UCIe系列文章之训练 Rx Sweep/RxDeskew

RxDeskew位于链路初始化中的stage 2 MBTRAIN阶段,具体出现在RXDESKEW阶段,该阶段之前刚完成VALTRAINVREF和DATATRAINVREF参考电压的训练,这两个训练会对Rx的电压进行调整,可能会改变Rx端数据与时钟的相位关系,因此需要重新进行deskew。

2025-02-25 14:10:51 443

原创 UCIe系列文章之训练 Data Train Center

Valid/Data Train Center位于链路初始化中的stage 2 MBTRAIN阶段,具体出现在VALTRAINCENTER、DATATRAINCENTER1和DATATRAINCENTER2这三个阶段,目的为寻找各自对应lane的眼图中心并基于此进行deskew以最终实现时钟稳定采样。

2025-02-21 18:11:29 856

【半导体材料】氧化镓技术商业化可行性分析:基于MOCVD外延工艺的高频声学器件市场应用前景评估

内容概要:本文对一份关于氧化镓的商业计划书进行了深入分析,重点评估了其技术实力、市场潜力、竞争壁垒及潜在风险。尽管氧化镓在理论上具备优异性能,但该技术仍处于早期发展阶段,项目书中存在若干疑点,如MOCVD设备宣称自研却缺乏合理性、材料成本过高且未验证实际优势。研发团队的技术背景与氧化镓关联较弱,学术影响力有限。市场方面,所引用的千亿级市场规模缺乏依据,主流材料仍为低成本且成熟的铌酸锂等,下游应用端如华为海思对该方案持保守态度。此外,专利数量虽有15项,但在高校背景下含金量不高,存在用学生专利充数的可能。产业链配套不成熟,量产需依赖fab厂支持,当前国内生产能力尚不确定,且政策支持力度不明确。; 适合人群:关注半导体新材料投资机会的投资人、从事宽禁带半导体研究的技术人员、以及高校科研成果转化项目的评估人员。; 使用场景及目标:①用于判断氧化镓项目是否具备投资价值和技术可行性;②帮助理解新兴半导体材料从实验室走向产业化的关键瓶颈;③识别商业计划书中常见的夸大表述与技术陷阱; 阅读建议:此分析结合多方行业专家意见,具有较强客观性,建议结合产业链上下游实际情况交叉验证技术与市场主张,避免被纸面参数误导。

2026-03-27

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